又一块PCB，进行了部分改进

haoshanmi

77991338 发表于 2013-1-31 19:02
就DDR部分来说...你的数据线如果实在做不到统一参考平面...那起码也要同组数据线同层...就如DRAM_D0到D ...

谢谢版主的指点~！此板子跑安卓系统200M就跑不起来，版主认为哪个地方的不到位是最关键的呢？是否是差分信号的处理呢？当然版主的指导在下版全部都改正！主要是现在时间很急，下一版要跑上400M才行！楼主多多指点下，这方面我们经验很少，谢谢！

huangxiong

  {' J/ e* Q5 }
( A$ c& x  G9 A) ?( C+ b跑不起来是正常的，就DDR走线部分，1.保证平面完整性，每一层都完整。2.DQ差分线是数据参考的依据，如果不严格的话，肯定出问题。3.数据线同层走线这是最基本的，误差控制25mil以内，地址线的误差100以内吧。4，线之间3W也很重要，不然串扰太大。你叫他怎么跑200M。其他的你最好学学最基本的设计规则吧，泪滴也不是什么时候都需要加的

77991338

楼上说的很对....你应该多看看有关DDR部分Layout的要求....速度跑越快要求就越严格....我觉得你走线最大的制约就是你的过孔放置的位置不合理...在走DDR这块之前你没有明确的理念...都是找到一根线怎么好走怎么走...这样是不行滴...我看了你的net class...建议你数据线的class分为4组...一组数据线D0-D7+DM0+DQS差分为一组...一共4组...地址线与控制线的等长要求是一样的分为一个class就OK了...下一板先把DDR的线都拆了吧...数据线一组一组的点亮挨个看看..心里要有个大致的想法...哪组线走那一层...哪一层给这组线提供参考平面...然后在酌情打孔...还有就是等长要求...数据线里面的DQS差分要依据时钟差分来进行等长..数据线D0-D7和DM0要以DQS差分来参考等长....每组走线都是这样...地址线控制线也是参照时钟差分进行等长要求....具体等长误差要求要看你们的具体情况...其实你的PCB上面空间还是有点余量的...既然挂了4片DDR...你可以试着调整下其他地方的布局稍微挤挤...给DDR多留点空间...这样会好很多...还有就是你DDR的电源...1.5v走线太细了...滤波电容也太远了...

huangxiong

FROM-to-edior做T点的时候，经常测量不准,是因为你测量的时候把残端（就是拉出来扇孔的那段线）算上了。走菊花链时，计算总长时，残端线之间的差距就翻倍了。

hqg

haoshanmi 发表于 2013-1-31 19:29
" N: m$ |9 V; g  G( Q4 {谢谢版主的指点~！此板子跑安卓系统200M就跑不起来，版主认为哪个地方的不到位是最关键的呢？是否是差分信 ...

8 `' a; R: R5 {0 nDDR3要走菊花链的；数据线组内控制在20mil以内；地址线控制在100mil以内；3W规则；良好的参考平面。跑400MHz没问题啦~

hantown

实在是高手贴，学习学习！

hantown

期待楼主放第三款板出来！
9 ]6 b. M# }  o3 `0 m- X8 j8 ~期待学习学习！！

qwzcp1229

huangxiong 发表于 2013-1-21 16:42
粗看了一下，一看就知道没有正规培训过的，线宽I2C的两根线线宽都不一致，孔打的杂乱无章，差分线都没有设置 ...

正规培训过？  画板子还要花这冤枉钱？  自学的不比培训的差吧

huangxiong

" |+ f% `1 c: p" b: h2 X业余跟专业比，差别大着呢，看来你刚入行，还没摸到门

lililu

向高手学习

chensi007

元件看起来很多。你把元件与元件挨着放，或者用0402封装会好很多。而且省线省空间。
布局要加强。
" q' W+ d2 B; D2 r6 M3 \' z. G# sDDR3部分就不说了。SIGNAL2 SIGNAL3都没参考平面。电源线太细。3W规则不满足。。。。。。。。。。。。

haoshanmi

对DDR3模块画了块小板子，请大家指点下，看那些地方不合理需改善！{:soso_e183:}

jimmy

MARK...

# _$ M  A7 `# m+ E7 b# Z明天看。

fangbuyun

学习了

cartman

这还有说没摸到门的，还给不给作为菜鸟的一点信心？