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楼主: dqd7411
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【精品】2012年IPC第一届PCB设计大赛(中国区)作品下载

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发表于 2012-12-21 15:52 | 只看该作者
看看 高手的作品

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发表于 2012-12-21 15:55 | 只看该作者
下来想高手学习

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发表于 2012-12-21 16:30 | 只看该作者
好东西啊~~~

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发表于 2012-12-21 16:34 | 只看该作者
学习下~

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发表于 2012-12-21 16:50 | 只看该作者
向牛人学学习习

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发表于 2012-12-21 17:51 | 只看该作者
牛!

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发表于 2012-12-21 18:09 | 只看该作者

/ k5 F. o! h0 x3 E9 u% n向高手学习

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发表于 2012-12-21 18:59 | 只看该作者
bixud  hao dongxi
祝自己在的新的一年里,开心快乐多,伤愁离别少。

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发表于 2012-12-21 19:45 | 只看该作者
学习了

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发表于 2012-12-21 21:18 | 只看该作者
真的是太感谢了

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发表于 2012-12-21 23:58 | 只看该作者
真是太历害了,向高手学习!

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发表于 2012-12-22 00:20 | 只看该作者
下载下来研究一下
skype:i_woods@hotmail.com

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发表于 2012-12-22 02:52 | 只看该作者
今晚膜拜了一下各位大大们的作品,在一天之内完成板子的确很牛,我等晚辈佩服之极,不过大赛完了,尘埃落定之后,晚辈在研习各位大大的板子时发现了一些问题,大致列举如下,先声明,晚辈只是看到板子就联想到了自己平时常犯的一些错误,对各位大大膜拜的同时也把一些问题写了写来,跟大家交流一下,同时也确认一下自己的那些认识是不是全部都是正确的,晚辈绝对不敢对各位大大不敬,认识不到位的地方还请大家多多批评我,那样我才能更好的进步。。。
  j4 `: S5 V, k, a) w) J6 p, T0 s  v一、罗老大的板子1 Q5 [2 E# K2 L& c& j" \
1.16版本的allegro有模块复用功能,每个DDR颗粒都可以做的一模一样,在DDR颗粒间串联的地址线我们让它尽量保持一致,控到1mil内,我们只在BGA和与BGA相连的第一个DDR颗粒之间绕线好一点呢?
7 e; b; ]1 S$ x; D  `& O% D2.0402的电容不铺铜,用一根12mil的线接是不是会更好一点呢?' T4 o, m5 m( }4 _
3.PCb板上有多个地平面时,是否在打孔换层处加地孔好一点呢?: ~5 \8 i# O9 Y2 V" X5 s
4.差分对内那样做两根差分线已经不耦合了吧?
* i3 V2 z$ x- X" L: A+ Z5.在实际设计过程中,PCB板上的八角电容,除了放到BGA里面的,为了保证焊接质量,剩下的还改成正常形式的封装是否会更好些呢?
/ \6 ]9 y! h! n4 a) ]6.PCB板上的同名网络开关没打开,个人觉得那个还是有必要的吧?孔打到同网络的pin上去了都不报错
( l+ h1 O: G$ }7 g7.还有pindelay开关,抛开这个板子,我们通常再设计时,为了保险起见,不管有没有pindelay提前打开它比较好一点吧?万一有pindelay将来等长岂不是白做?
: m. I9 E3 ?, ?# }8.罗老大大约在-510.000 3255.000处也就是DM2_DDR0_A13的那根线的拐角只有3.415mil,个人觉得拐角的长度是不是有点小啊?快成直角了+ w8 Q6 G: ~# U: p' K, |4 V
9.c82、c84、c85也就是DDR附近的那几个大电容的地和PCB表层铺的地铜直接相连了,我觉得那样会不会把板外的干扰引出板内的地平面呢?
* v+ ^2 }( x" S* s6 e10.我觉得整板在板边做一圈不闭合的“法拉第电笼”是不是更好呢?
2 G# L/ w+ V4 G3 p/ q$ }11.罗老大的速度好快啊,不光丝印已经调好了,连光绘设置都弄好了,不过有点小瑕疵就是U6、U7的一脚标示上到别的器件上去了
5 u9 ~3 i9 |3 ~/ z* s12.罗老大的坐标原点好像不在PCB板边的四个角落上,做标注时只能做绝对的了吧?相对的不太好做诶
5 p3 C+ c/ e! r
) b1 R/ x0 N/ y& m4 F
- L3 |/ N! E  n4 |7 u! U二、李工的板子# {3 H( g: B+ r; [
1.DM2_DDR0_D7、DM2_DDR0_DQM0表层BGA处的线是一段一段的,是用推挤走线造成的吗?个人觉得修一下比较好吧?
( }7 J9 w- R' y$ H/ `2.李工的走线、等长都做的很漂亮,可是个人觉得表层和内层的速率是不一样的,在表层绕线太多是不是不太好呢?
7 E% L' m7 `3 G$ {5 ?3.个人觉得李工的BGA那里的特殊区域做的有点大了吧?正常线宽是5.5,特殊区域里面是3.5,从BGA里出特殊区域时线宽会发生变化,为了保证阻抗连续,我们是不是也应该尽量保证线宽一致呢?
; A+ _' R. ~/ p, R9 r' G4.李工的板子上470.00 1180.00处的那个GND via,铜皮只包住了一半  ^; ^+ u2 h/ }$ T/ p
5.李工的板子没做package keepin ,而且李工的route keepin的airgap是20mil,冠军的罗老大的airgap是30mil,同一个公司咋会有两种规范呢?. d! ~# L; T: W5 a& }: w
6.李工的BGA中电源地有好多共孔的,就目前的BGA看我觉得没有必要共孔了吧?& Z" L2 u( K1 Z4 t
7.U2中的R1、R2连接的是clk差分对,底层我觉得尽量走成差分形式比较好吧?
. K1 M& F2 S: e8 [- P8.C155、C156两端的热容量不一致,不知道加工时会不会产生立碑效应
& Q) A. _- W% i) d. L( r" E9.大约在840.00 470.00处两个铜皮是不是离得太近了啊?空气间距只有5mil,而且一个是12V,一个是地应该更不好吧?
1 [! f2 Y: q4 O10.李工的几个DDR颗粒布局布线好像做的不太一样诶,用模块复用可以做的一样的
+ f4 ~4 t! F$ h$ E! x11.李工好多0402的电容都是丝印压丝印的,好像不太好吧?
0 B* N: z0 h* d. y$ i) y' p12李工好多0402的电容都是直接铺铜皮的,若是铺铜的话,在pin左右两侧各挖两个小窗比较好吧?: F! M. Z( a) |; V2 v1 `. O
13李工c120、C129的电容1.5V和GND分别只打了一个via,好像太少了吧?
& Q; a8 H  g- B! G  I; z- i" y4 C8 O* J) ?+ p9 l# O& g# X/ `9 w  v

$ A5 @; s( B& U  b* ~三、李鹍GG的板子
" w/ F- h7 G% I0 E1.C133、C134、C140、C141,热容量不一致,生产时会产生立碑的吧?
% {8 S0 c% C$ e, }3 \$ J) ]2.BGA周围至少3mm是禁布同层器件的吧?好多离BGA太近了0 F0 w3 }8 V9 _
3DDR的数据线要同组同层的吧?李鹍GG的DM2_DDR0_D17、DM2_DDR0_D19走在了表层,其它的走在内层,而且DQS走在表层,其它在内层,内外层速率都不一样,这样做应该不太好吧?
; d2 X3 d, ]5 V$ ~4 G1 ?4.李鹍GG的器件禁布没做哦# d! V" F0 L0 r4 a: H
5.J1是通孔器件,最好十字花连吧?
  [4 q' E5 q' _6 J+ `: c6.
. A1 d6 i' `( W! j2 [+ X就目前的走线情况来看,李鹍GG要是做等长的话,压力会很大啊5 ~2 o; l+ L( c6 d3 n
7.不知道别的地方什么要求,反正我们老大要求我们clk等关键信号全走内层,要同组同层,李鹍GG的clk全走在表层,好多线走在内层,这个好像时序上不太好;
# K9 q, e" U, _8 \8.还有我发现三位老大的板子上都没有光学定位点,PCB板上应该有成“L”形的ID board的吧?
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发表于 2012-12-22 07:47 | 只看该作者
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发表于 2012-12-22 09:53 | 只看该作者
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