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电巢直播8月计划
楼主: dqd7411
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【精品】2012年IPC第一届PCB设计大赛(中国区)作品下载

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发表于 2012-12-18 17:33 | 只看该作者
b不错不错

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发表于 2012-12-18 17:34 | 只看该作者
学习下.......

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483#
发表于 2012-12-18 17:53 | 只看该作者
2012年IPC第一届PCB设计大赛(中国区)作品点评。只代表个人意见。
* w8 a$ T/ |" M# u/ N+ V6 h% t8 f
先来看下冠军的作品6 ~3 c" c1 c& v$ k+ O" \! x
1.光绘设置好,看图自然就方便多了,我们选ART03(黄色)看地址的走线,拓朴结构走得蛮顺,上面DDR颗粒之间绕线很少,且误差都在+/-30MIL内。还有一组DDR3数据线(红色)能做到同组同层,看此层线间距很均匀等长也很美观。空的地方都铺上了地铜与POWR04的电源耦合非常合理。
, S8 B: O3 t6 w' e- \" e3 Y ( P& [$ C, P- f0 {
7 s0 Z) W: }! d( O7 L
2.再来选ART06看下走线。一部分是地址线(黄色),另一部分(紫色)是DDR3的两组数据线也是做到了同组同层,所有走线没有跨分割(平面层都是整个平面),地址线分两层走比较合适,做到线间距均匀合理,蛇形线也很美观,此层空的地方也有铺上GND,这样能考虑到板子的信号质量和板子的平衡防翘曲。. ~, @# v6 s/ N1 G# O3 h! y

8 `# _: u8 V# _; W: [' q0 b0 q" j( U
3.选TOP加上丝印来看,TC3216钽电容能均匀整齐的摆放到板子上,且每个焊盘都有两个VIA。此层空余处也有铺GND并打上了地孔。
/ X$ K. ^' S, l
# _% {  F) C0 j( S/ k
2 L3 B+ Q) ~; L4.选BOTTOM加上丝印来看。地址线的上拉(黄色)电阻长度很短,有一组DDR3数据(红色)也是同组同层走,还有一根REF线左右穿插稍微有点绕。# \% \" A" t+ j* M
# b: w+ B5 E! C# b: [; ?

% W6 j4 ?) a" P+ e. p, ~. S5.所有DDR3的数据线误差都是+/-10MIL,在这么有限的时间内等长、文字、设置光绘都能做得如此的到位是非常的不容易!
! F0 s! t7 H# l& E. B! [1 _3 u
* i# T* L4 |/ m: g% U* [/ J2 ?% b) F- o- {, W% ?
6.我们整体看下电源,DDR1.5V的电源供电在CPU下面有点过远,这是美中不足,布局时考虑不够全面。
+ p! y  j' F' q  q( E 7 Q" U. ~3 J( ~  |

4 s( X$ x& H3 D9 N下面来看下亚军的作品
0 \3 X" R$ x9 r% J  z/ I" |1.光绘没设置好,我们只能选ART03加开板框来看了。地址线(黄色)看起来右边的空间很充足,感觉线之间有点紧凑,DDR3颗粒间的蛇形线有两处重叠,估计时间来不及了,红色线和紫色的两组DDR3数据线走得非常好,同组同层没有跨分割(平面都是整块)线间距也很均匀。空的地方没有铺铜,估计时间不足。
& P# H, \# |2 ]" f0 l! a / {: C8 W- m# s3 J& P

/ |% b, w8 c, l8 O& c7 N2.选ART06加开板框来看。此层的地址和数据线都做到同组同层,地址和数据也是平均分配到两个内层,此层看起来感觉非常美观。
& x! I" O% Y' q% Y/ r
% W. g. y+ [& i1 c6 u0 `
6 x/ s% V8 S" C% F9 `' k3.我们开所有走线层和丝印层来看。TC3216的钽电容都有均匀的布局,VTT上拉供电路径很短,电源部分都有先过电容输入,过电容输出,DDR3/1.5V电源供电也很近,电源控制部分也很短.CPU在右边DDR3的出线也很好接线,这是一个非常完美的布局。REF走线只有12MIL要是再加粗点更好。
( m# k6 K3 Y) i6 X
' Z1 M# _  D% w
( B; w4 x9 U: b! t下面再来看下季军的作品! s  F1 ^: g2 @8 e# R
1.我们开L3层来看。地址线(黄色)走线很靠板边,红色和紫色DDR3的三组数据线走得有长有短,明显是空间太紧张。现在接通已经是很不错了,等长应该是没有空间做了。季军此布局欠考虑,是影响布线的关键。$ q+ ]. {9 a& M& m% l
' F( R( F- p& E$ n- u* ]" m
2 J* d5 _5 G5 v9 V5 s2 N( S
2.我们接着看L6层。黄色地址线右边有希希的几根,DDR3颗粒之间的线太密了,线没有合理的分层,紫色DDR3数据线只有DQS差分在TOP层走很长才在此层换,相对来说这组线走得比较好。
- F( ~/ r) v. m, \ 3 @; h. E# t. b8 ?, M% i

& D! g3 Q# t6 S. n: `3.我们接着看BOTTOM层。地址线(黄色)在背面这么多小滤波电容的情况下真是太难走了,最左边RST/OTD两根地址线已经不是走菊花链,已违背DDR3的设计要求。
/ J5 U8 M& O4 G; V) H3 p , t5 i3 N  w3 a4 C. {( }  f
( H5 j5 n  r! R3 \8 t. ^" H
4.我们接着看TOP层。有一根黄色CSN0在其它层没法接,就在此层绕来接通。红色的DDR3数据线也是参差不齐的换层。还有TC3216钽电容摆在CPU上部没有多大意义。
! i8 f  t+ X: r3 x7 h ( D- {$ A4 {+ j) h1 |$ P
) H* m( r& d/ e+ \: ^5 t; p
5.再来看电源部分。12V电源输入到MOS管处只有12MIL线宽,输出也是一样过细。1.5V经过电感到电容再给DDR3供电太远了。与亚军的相比布局正好是倒过来了。
+ l  D7 @4 p8 x3 A7 K9 d
) Z) b; ~5 I9 h2 o往下看VTT部分的供电吧!, Y2 ~0 X3 W& p+ z4 e/ \7 @
U7输入1.5V转出VTT,没有经过两个TC3528钽电容滤波进来,这里是设计上的失误。
1 u2 [; T/ r6 ]; x: c   {2 V8 {$ v; [2 @
再来看DDR3REF。
" m+ I7 h2 y. v" o/ S; c/ _9 C/ q0 }# \REF电流小于100MA,没必要用一个平面层分割来处理,这样走在L6与BOTTOM层的线就会跨分割,信号完整性的考虑欠佳,估计以前设计DDR3太少了。) u% `7 b7 Z7 {. O2 T) ]+ M/ R) {

/ G* b# r# W$ B5 r8 _

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发表于 2012-12-18 18:02 | 只看该作者
太牛了7 G6 a9 V- P* ~8 `. X

3 b: g; z: o% r$ x% I) K( r大牛啊
( p8 Q! y4 q& d+ y+ a

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发表于 2012-12-18 18:14 | 只看该作者
下载下来才知道  这不是用AD画的
  N8 d* e% ^/ w. e/ x& n/ Z

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发表于 2012-12-18 18:26 | 只看该作者
欣赏欣赏。2 p" z" J) L" a6 K% [. u( }' t

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发表于 2012-12-18 18:42 | 只看该作者
好东西,要学习!

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发表于 2012-12-18 19:20 | 只看该作者
学习学习,谢谢了。。。。。。。。。。。。。。

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发表于 2012-12-18 20:39 | 只看该作者
看看
任何伪装也无法遮挡自身的不足;
单纯的模仿会失去自己本身的技能;
一切脱离实际的想法都是馊主意!

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发表于 2012-12-18 20:49 | 只看该作者
看看高手是怎么设计的~

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发表于 2012-12-18 22:08 | 只看该作者
!拿来看看

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发表于 2012-12-18 22:53 | 只看该作者
给力!

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发表于 2012-12-18 23:00 | 只看该作者
好好好看看

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发表于 2012-12-18 23:04 | 只看该作者
用什么软件打开啊,我怎么打不开呢?求救!!!!!

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发表于 2012-12-19 06:47 | 只看该作者
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