谁有仿真via的阻抗的经验！可以给些意见吗？

yuxuan51

beyondoptic 发表于 2012-6-8 11:05
理解低频损耗不准确和忽略高频损耗。谢谢斑竹，总的来说还是有一些收获的。

' s1 {1 s. P! t9 a) I准确的说你提到的这个现象应该是由低频的回波损耗不准确导致的
7 H: {5 N4 n* D
9 w' `  h* _% X. x+ `4 }另外阻抗的慢慢上升是由于由于介质损耗和导体损耗引起上升沿的变化造成的，可以去做一下实验，将导体设为PEC，介质部分的损耗角设为0然后跑TDR试试看，应该能够得到刚才的推论结果

beyondoptic

9 u% H" @) c9 W$ a% h

yuxuan51 发表于 2012-6-7 15:14
准确的说你提到的这个现象应该是由低频的回波损耗不准确导致的

另外阻抗的慢慢上升是由于由于介质损耗 ...

- f2 `2 V# D" E; u3 t3 r将导体设置为PEC，将介质损耗角设置为0跑出的结果如下图：
3 R: o1 y: C$ ]7 y  h% K0 t跑的结果如下图，可以验证TDR选项中阶跃上升时间为0和非0 的区别。当为0时，最开始的点比较接近100欧姆，TDR曲线最后也是稳定在100欧姆。

% K# Y& Z/ b* q( b6 E; Z# _还有一个疑惑点就是两段直线间有一个凹点，这点怪怪的。

这个曲线是两个port都设置-1000mil的Deembad。自己画的是800mil

beyondoptic

yuxuan51 发表于 2012-6-7 15:14
准确的说你提到的这个现象应该是由低频的回波损耗不准确导致的
/ {, P1 s% c2 q8 H
另外阻抗的慢慢上升是由于由于介质损耗 ...

TDR曲线那个凹点应该和另外一个端口有关，我把看阻抗那个端口Deembad-4000mil，另外一个端口不设置Deembad，TDR曲线如下图：
6 {' O& d; Z# D* H改变Deembad长度，那个凹点也随着移动，因此那个凹点和另外一个port有关。

beyondoptic

全部去掉deembad，TDR曲线如下图：

这样可以认为传输线的阻抗为TDR曲线最低点么？
% T2 r. E! a% ~1 Y7 w
这样就有一个新的疑惑Deembad出来的线和我画的线为什么不同？

peijing

这个帖子和我遇到的问题和疑惑完全相同~~

yuxuan51

beyondoptic 发表于 2012-6-8 14:45
全部去掉deembad，TDR曲线如下图：
( T( Q" J8 f* n3 P0 e
" ~1 N& G6 k! s; V6 S3 p3 x6 w2 x这样可以认为传输线的阻抗为TDR曲线最低点么？

* L+ L2 X0 s/ @" Q
感觉是去嵌那边算的有点问题。

beyondoptic

18楼S参数是有问题。重新贴S11参数：
由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻抗看的是Differ2的，就是中间一对的。

yuxuan51

- Y; v4 W* r' h- [

beyondoptic 发表于 2012-6-8 15:32
18楼S参数是有问题。重新贴S11参数：
由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻 ...

1 L2 i9 I$ |; `9 T6 j是去嵌造成的问题，我还需要再确认下

yuxuan51

beyondoptic 发表于 2012-6-8 15:32
+ g; C+ h0 `8 F4 [4 P9 I( f18楼S参数是有问题。重新贴S11参数：
2 U! v5 L! j; J  }由于我画了三对差分线，边上一对是differ1 中间一对是differ2，我看阻 ...

看了下help里对去嵌的说明
, x& \. D& b7 c- q* N+ L
# P5 h' D3 q' L6 u

里面提到长距离的去嵌使端口处计算出来的相位常数β造成衰退，放大了低于仿真本底噪声的S参数值，从而影响整个S矩阵，可能是这个S参数的改变而引起的TDR的变化吧。这个没啥好办法，软件算法的局限性，所以建议去嵌不适合太长，从網際星空_電子站前辈文章来看建议去嵌的长度不超过波长的1/30。以后用去嵌时注意下去嵌的长度，尽量在一个端口做去嵌处理，自己明白有这么一回事就行了。

beyondoptic

我自己手动画了单根4000mil长的走线，层叠随便设置的，现在看阻抗正常啦。。。。。

beyondoptic

yuxuan51 发表于 2012-6-7 21:16
看了下help里对去嵌的说明

0 z2 S- l# @6 M# \斑竹，你都帮忙给翻译过来啦。辛苦啦。

现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知道这样有没有问题，像背板上万mil的要不用Deembed估计要跑好久。

yuxuan51

beyondoptic 发表于 2012-6-9 09:45
- U- c( O$ P/ x& [斑竹，你都帮忙给翻译过来啦。辛苦啦。

( c2 ?& G, y4 L4 b现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知 ...

你那个TDR曲线是导体为PEC,介质没有损耗的条件下跑出来的么？

3D全波求解器对via，连接器，package，这些非均匀结构的求解是比较有优势的。要是结构均匀的传输线，有完整的参考平面，那么可以用一些仿真软件自带的场求解器来求解（非3D全波场求解器），像ADS, designer，hspice这些等等，他们都有相应的传输线模型，得出来的结果还是蛮有可信度的，而且主要是时间上很快，从一些文章和资料来看大多数也是这么做的。有些还支持丰富的传输线建模参数，像铜箔粗糙度，介电常数的频率相关性等等。


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( d. Y' A2 a. G5 F+ \, w& p2 N
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" q. v1 f4 b* _' A1 T

beyondoptic

6 X* o3 c4 I, G% O

yuxuan51 发表于 2012-6-8 16:21
; h6 [, E4 I0 ]3 |$ O你那个TDR曲线是导体为PEC,介质没有损耗的条件下跑出来的么？
8 x: ]; B+ s. y" `1 S3 y
3D全波求解器对via，连接器，package， ...

, L. d4 t. p6 j9 q* {9 e6 B7 d
+ |) z# {2 E! s上面的TDR是导体用PEC，材料损耗角为0的情况下跑出来的。



我们以前是用Hspice做传输线建模，但考虑到W element 在高频不准，在高频使用table model，但那个table model 是用Intel SISTAI
( ^3 I( h, ?4 g5 ~5 G跑出来的。过孔使用HFSS。现在没有Intel的工具了，传输线就用HFSS建模了。有时间在去研究哈Hspice的table model。

gavinhuang

beyondoptic 发表于 2012-6-9 09:45
. V4 f1 p" p! \2 ~斑竹，你都帮忙给翻译过来啦。辛苦啦。

现在得问题是以前我们做高速传输线建模都是使用Deembed的，不知 ...

  `$ u; B4 N0 V& ^0 j3 P! Y1 H我遇到了个问题，就是我在仿真差分线的 S（dd12）的时候，当我用polar算出来是100ohm的差分线的时候，他的insertion loss 出来的是一条直线（斜着向下), 但是当我polar算出来的为75ohm的差分线的时候出来的S（dd12）得到的结果就是出现很多弯弯曲曲（趋势是斜着向下），我怀疑是不是port的阻抗与trace的阻抗不匹配。我将port不归一化他结果不变啊？
    请问下有什么方法可以设置让port的阻抗与差分线的阻抗一样啊？

gavinhuang

yuxuan51 发表于 2012-6-8 11:14
" W# d3 E' ?2 r+ L- l: j/ G准确的说你提到的这个现象应该是由低频的回波损耗不准确导致的
4 O' ~" }5 x! n" K5 z" v/ t
% ~7 [( {# ]7 \+ y0 [另外阻抗的慢慢上升是由于由于介质损耗 ...

我遇到了个问题，就是我在仿真差分线的 S（dd12）的时候，当我用polar算出来是100ohm的差分线的时候，他的insertion loss 出来的是一条直线（斜着向下), 但是当我polar算出来的为75ohm的差分线的时候出来的S（dd12）得到的结果就是出现很多弯弯曲曲（趋势是斜着向下），我怀疑是不是port的阻抗与trace的阻抗不匹配。我将port不归一化他结果不变啊？
! r, ~& [& t2 p1 G6 F    请问下有什么方法可以设置让port的阻抗与差分线的阻抗一样啊？