DDR2中clock与dqs之间的时序关系

gys · 发表于 2012-5-9 19:09

首先，需要考虑为什么要引入DQS?
应该说DQ的读写时序完全可以由clock来同步的，比如DDR之前的SDR就是只使用clock来同步的。速度提高之后，可用的时序余量越来越小，引入DQS是为了降低l设计难度和可靠性，可以不用考虑DQ和clock之间的直接关系，只用分组考虑DQ和DQS之间的关系，很容易做到同组同层，降低走线之间的skew.
问什么要考虑DQS和clock之间的关系？
DQ和DQS只是组成了源同步时序的传输关系，可以保证数据在接收端被正确的所存，但是IC工作时，内部真正的同步时钟是clock而不是DQS，数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步，所以就要求所有的DQ信号还是同步的，而且和clock保持一定的关系，所以就要控制DQS和clock之间的延时了。

个人认为，引入DQS只是为了layout设计上的需求(时序)，最终所有的信号还是需要clock去同步的。
注：DDR3是通过Memory controller的内部延时，保证了DQS和clock之间的延时差，实际效果也是一样的。

icy88 · 发表于 2012-5-10 11:38

yuxuan51 发表于 2012-5-9 17:02 7 ?0 A# T. H! }: W% a* P; F' U$ v
两个观点:/ t3 D( S$ P" Q- N. F4 Y3 Z

+ Q: h" J4 m1 U1.DQS虽然叫做DQ的时钟，但是它的表现形式和我们常见的时钟还是不一样的，常见的时钟形 ...

yuxuan51高见,好的时序设计是可以有效地提高总线利用率的

qiangqssong · 发表于 2012-5-10 16:43

学飞一下，不错的！！！

dzkcool · 发表于 2012-5-11 09:52

呵呵，谢谢LZ的指点。
听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线长，确定与Clock的延时关系，并保存到内部寄存器中，没找到这方面的资料，还不知真假。

icy88 · 发表于 2012-5-11 11:51

dzkcool 发表于 2012-5-11 09:52
7 `: [8 }) @; D( k2 C, Z呵呵，谢谢LZ的指点。" G9 W/ ^0 g" s6 X( a1 P0 @9 S
听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

willyeing · 发表于 2012-5-11 12:30

我还在云里雾里呀，开始使用ddr3

dzwinner · 发表于 2012-5-15 13:59

gys 发表于 2012-5-9 19:09 $ ~ F. Q( N- U& N1 I7 g) v- J1 C
首先，需要考虑为什么要引入DQS?6 A" T+ O& B) ~) h T
应该说DQ的读写时序完全可以由clock来同步的，比如DDR之前的SDR就是只使用 ...

你说的在理。DQS是依靠clock同步的，工作时，每组数据线与相应的DQS同步，理论上不同组的数据线的DQS在同一时刻延迟应该不一样，这样可以使layout更利于分组布线，这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式，没有很多专业术语，利于新手理解！

doya · 发表于 2012-5-15 14:22

icy88 发表于 2012-5-11 11:51
' o& b) B4 v7 W4 o7 N9 ]1 `) U是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...

调节DQS的延时，可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了，会影响到DQS和DQ之间的时序吗？

另外read Leveling的作用是什么？用来保证哪个参数的？

jomvee · 发表于 2012-5-15 19:25

恩，学习学习

icy88 · 发表于 2012-5-16 15:40

doya 发表于 2012-5-15 14:22
; z' Z: Y! f* n' X调节DQS的延时，可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了，会影响到DQS和DQ之间的时序吗？7 k# Y/ K+ B0 s* ?
...

dq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.

read Leveling?? DDR里没有这个吧 .

yejialu · 发表于 2012-5-16 16:49

dzkcool 发表于 2012-5-11 09:52 4 D. B5 n% Y8 D
呵呵，谢谢LZ的指点。
/ F. w+ y8 c! u' k2 Z3 k听说DDR3的Memory controller有内部寄存器，会自动根据发送测试数据来获得各组DQS线 ...

真是这样的。

cedzbj · 发表于 2012-6-7 17:00

高手真多，来学习了

killerljj · 发表于 2012-6-7 22:57

学习了！！！！！！！！！

yp_2000 · 发表于 2012-6-11 10:02

我也一直想弄明白dqs和clk的关系，这次有点懂了。
好贴顶起。

liqianzan · 发表于 2012-6-21 21:41

CLK的相位是不可调的作为基准，DQS可以根据CLK调节来更好的匹配DQ，CLK与DQS的等长，我记得是75-125，DQS调节好像是1/4相位步进调节，差太远会超出1个周期。

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