AMD主板DDR3布线

yangtse427 · 发表于 2012-4-20 09:20

我看了楼主的DDR，发现还是有问题的。
1.上面还有空间所以没必要去DIMM里面绕线。
2.你的部分小转折似乎没有大于线宽哦。
3.你DIMM里的出PIN方式最好是180°出pin.
4.diffpair 走得不够耦合.
tune等长的时候最好绕大弯弯哦。
5.data和addr线组与组之间没看出来又间距。
6.线与线之间之间的spacing似乎不够理想。
小弟的一点愚见，还望指教！

yangtse427 · 发表于 2012-4-20 09:21

还有一点，DATA线的后端不等长哦

yangtse427 · 发表于 2012-4-20 09:22

看了一下你的设定，DQS能做到1MIL之内最好哦！

香雪海 · 发表于 2012-4-20 10:01

yangtse427 发表于 2012-4-20 09:20
: T$ X/ d. `/ u7 _: R, @8 c& h. |" ?我看了楼主的DDR，发现还是有问题的。 u: ~- o- S! W( H. b$ k1 _) Z7 X
1.上面还有空间所以没必要去DIMM里面绕线。8 J2 c# O* q/ x( L9 [& r
2.你的部分小转折似乎没 ...

差分线末端由于规则限制，所以很难耦合，以至于要做到一对儿差分线等长很难，只能单独绕较短的那根，数据线之间的间距是20mil，这是怕引起串扰，地址线没有那么重要，所以间距就小一些~

yangtse427 · 发表于 2012-4-20 10:06

这样如何？

香雪海 · 发表于 2012-4-20 10:30

yangtse427 发表于 2012-4-20 10:06 5 X4 O( r2 R* G9 F
这样如何？

原则上来说，只要不违反规则，差分线之间要尽量耦合，那个板我只是练习用的，细节方面没有过多的注意~

yangtse427 · 发表于 2012-4-20 10:45

香雪海发表于 2012-4-20 10:30 ' S$ K3 B2 }; e9 c) u
原则上来说，只要不违反规则，差分线之间要尽量耦合，那个板我只是练习用的，细节方面没有过多的注意~

多多交流，互相学习

香雪海 · 发表于 2012-4-23 08:24

yangtse427 发表于 2012-4-20 10:45 6 B( F9 Q1 w% E+ C% o- _9 X
多多交流，互相学习

有没有你自己做的，截图上来交流交流

yangtse427 · 发表于 2012-4-23 08:58

香雪海发表于 2012-4-23 08:24
& \$ s2 m. ?% v8 B有没有你自己做的，截图上来交流交流

我截图是BMP格式的，传不上来？

香雪海 · 发表于 2012-4-23 09:02

yangtse427 发表于 2012-4-23 08:58
2 H# k# P: u; x我截图是BMP格式的，传不上来？

你可以改一下后缀名的，改成jpg的就可以了

chensheng5200 · 发表于 2012-5-10 09:44

为什么DDR的线要走在GND层，而不是走在Bottom?

香雪海 · 发表于 2012-5-10 13:01

chensheng5200 发表于 2012-5-10 09:44
5 C3 ^+ N/ T0 X& f为什么DDR的线要走在GND层，而不是走在Bottom?

底层还要走一些别的线，不能空间都给DDR用啊

jqgt2006 · 发表于 2012-5-15 16:20

有没有画好的发上来参考一下！

jqgt2006 · 发表于 2012-5-15 16:20

急切，迫切的需要！

larryfarn · 发表于 2012-5-15 20:00

顶!顶!顶!

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[Allegro] AMD主板DDR3布线

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