从去年九月份开始用Cadence，到现在画了几个板子，习惯了以前的designer,在pcb中的随意性，想怎么改网标就怎么改; l; H: y- }; P; r4 V
而allegro中就有点那么的费力了，特别是在做FPGA的时候，特别麻烦和费时。。。。。也试过在在库中添加属性，在allegro中用SPIN的功能。。。。。但是还是很麻烦" T( h! k6 }; `8 B D0 A
刚在论坛上看到有达人介绍了一种FPGA System Planner(FSP)的，但是是16.5版本的$ k: j! |& E- L/ {* h
大家有么有用的是16.3 能比较很好的解决这个问题的？) W. r) \; W" P: M5 O @# L9 Z
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发表于 2012-3-2 23:42
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