allegro 等长设置的一些做法

yixin

谢谢分享！

mcu200689

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没办法 怎么也加不上 我画对称的两片DDR2连线的时候 都是等长的 所以从源端到每一个DDR2都应该是等长的 就这么做的

dsws

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) C- p& E$ O  Y$ `) D: h, o
) P0 ~+ \4 g! Z7 e( g' C: K) P0 C是的！从源端到每个DDR是 等长的，我通常不是设置T节点，而是通过打孔来确定我的走线拓扑！心里整明白就是了！个人习惯不一样吧！
' a, U1 ]/ v. w6 h8 F, P

mcu200689

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) i& K, s& M$ o" a( x说到过孔 不知道你过孔延时是怎么处理的？https://www.eda365.com/forum-viewthread-tid-51976-highlight-%D1%D3%CA%B1.html

dsws

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! P  x: [6 h* |* i8 u  i
6 O4 r1 s* B, p' d. xDDR2的地址线，平常我们的设计没有考虑过孔的延时！每一次打孔换层，地址线统一换层，过孔效应对每个地址可以认为是一样的。数据相信都是同组同层拉过去！
0 F, b9 x. q; [6 |" L    ALLEGRO软件是可以把过孔模型加进去计算等长的！一般做仿真的时候才考虑过孔模型的！所以，平常的设计按上面的方法去处理就够用了！
% U( K) `; f5 g$ [" S6 f

mcu200689

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" G8 M- A( @) N8 Y) n
+ T8 i  \; a( L* D这是最理想的情况了，能做到的话确实是不用考虑过孔延时，不过由于空间还有别的一些限制，地址线可能要分布在几个层，数据线也是，还有的比如顶层直接就可以连上，不用加过孔，同一组内8根（8bitDDR的话）数据线也可能不在同一层，请问这种情况是这么解决的呢。

dsws

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7 E) o9 V1 K# W
    原则上，对于DDR2而言，我个人是不接受同组11根数据线（DQ0_7；DQS+，DQS-；DQM）不走在同一层的！但是考虑到实际情况我会这样处理，比如有数据线可以从表层直接连上，那么我在做等长的时候，表层的线可能就绕得比内层稍长些（表层线路数据传输速率比内层快），至于长多多少得看你的等长范围！地址线走在不同层是可以接受的，但是得注意拓扑结构！
* O( b6 J% }& k6 L    有几点得特别注意：1、DDR2的数据地址控制不能跨越分割，即要有非常完整的参考平面，否则是非常不好的。2、1.8v的电源处理，VREF电源处理，clock端接stub处理一定要非常小心！

mcu200689

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+ K, m& K) c" X. r( _1 B: C7 D
楼主高见，注意的第一条：DDR2的数据地址控制不能跨越分割，即要有非常完整的参考平面
这句话能不能用最通俗的话说一下，“跨越分割”、“完整的参考平面”，这俩名词怎么解释，具体布线的时候应该怎么做？

dsws

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9 B5 e8 s( @4 c2 J* f5 x& Y高速信号跨分割，亦即信号回流的参考平面不完整，会导致高速信号的阻抗不连续！阻抗不连续会导致很多问题，相信都了解！
# l8 h' v1 @% v) U9 o 跨分割分析.rar (426.95 KB, 下载次数: 182)

2011-5-18 10:30 上传

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上面是个1拖4的平面处理参考！

mcu200689

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还是不太清楚跨平面的理解…… 跨平面到底是什么意思呢。。。？比如我地址线在各个内电层都有，最后跟DDR2或DSP打过孔在顶层或底层相连，这叫跨平面吗？
1 t2 C# O7 F$ n4 e/ J) f

dsws

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# O' F7 I- k. Z" B9 |: ?
. a: G8 p' [9 \: V0 I6 m0 k这我不能帮你了，你去看看高速数字设计的书！

mcu200689

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谢谢啊，学习中

weving

15版的设置个人习惯手动设置.比对有SKILL帮助,呵..走路看得比较直观..有设错的话show一下马上就知道..不用去cmgr中找,16版那是没办法,大部份都要到cmgr中设..哎

252631

谢谢楼主的分享

bluemare

谢谢楼主的分享