【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
1 Z) u8 O% H: q# |3 P- W
- g: ^1 Z. Y+ y$ ?9 A0 d/ T
: U% \3 N3 `. |2 \7 X2 `buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

8 ~6 H% c& [9 I/ |4 ?要从电磁波或电气的角度来解释，这样解释太粗糙了
6 |9 l& P: A( T/ ]2 d8 j$ ?是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
3 m2 ?" T9 S3 O/ a
8 ]$ H3 w# Z5 ~8 Z& Q, c! D
, S+ F, ]1 }- S2 k4 L$ v要从电磁波或电气的角度来解释，这样解释太粗糙了
是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

6 b% ^$ W5 E, P+ Q" X6 G1 c3 R从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
/ d4 Q( L& `# W9 q& B" ?其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
0 D0 O2 |+ ?0 ^9 q. }; I请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
+ ?' w- ]& }8 n3 u
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
Vref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load


举个例子
3 p0 v, p7 [7 F3 [5 u+ b8 j

# a) d4 Q" H) H$ y$ v这是取自一个ibis model clk buffer的test laod及Vmeas参数
  x0 j% L! V' x! a* _& D0 q4 ^. p) m# c下面分别用SQ和hyperlynx搭建起test load
7 ^3 Z. _$ q" l% K% {( U8 Y& n

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1 k4 j7 _/ a2 s% P, C% X8 Q理解不妥之处，烦请指正
' E6 _0 A# {% Z0 r
( P: V' u  Q1 w) v; p[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
然后其余各种case，都是根据这个等效模型的一个参考。
2 A+ O" t9 H6 j; n! K( v+ `' h
. e  d' N* F/ H# I; P( X9 F
" K' P; w/ Q) h* eCref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。
2 q  P; s* c% ~5 k
4 u, H- Q* x5 Z$ W+ j$ cTco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。

借用TI的图说明一下。
" o; R: a! e9 b6 Q
/ b3 Q( R" p7 r; N/ ?2 l* z$ M
C点波形即为test load情况下的驱动端波形
A点波形即为actual load 情况下的驱动端波形
3 J$ k1 L6 `+ r2 I% d! {3 RB点波形即为actual load 情况下的接收端波形
( Y4 W" j. D! m9 y
" P$ h! n! b. i3 u! j* F我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
& j5 Y1 L1 U  ~; m
这里的Tcom为240.741ps

而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
* ~$ ]# P0 n  x% ?Tlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
板上走线延时的电压参考点依据信号的类型有所不同
1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
- E: H9 Y1 D/ E) s9 H2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
$ E5 `4 z8 Y: v2 f# J就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
tcom已经讲过
Tlayout由于终了参考点的不同进而冒出了几种不同的情形。

1 x4 I2 _7 \2 X0 I9 \1 S* e

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0 _( f0 W! E6 [$ I- ?) e太晚了，要睡觉了，有空接着侃

[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]