找回密码
 注册

QQ登录

只需一步,快速开始

扫一扫,访问微社区

电巢直播8月计划
楼主: forevercgh
打印 上一主题 下一主题

【原创】理性认识SQ的时序仿真功能(不断更新中)_如需转载,请务必征得作者同意

    [复制链接]
cjf 该用户已被删除
16#
发表于 2008-4-24 14:55 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

17

主题

177

帖子

320

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
320
17#
发表于 2008-4-24 19:23 | 只看该作者
原帖由 cmos 于 2008-4-24 13:29 发表 5 a" |) c# t/ f4 K

4 v& }# s3 R0 ~- I5 |
. [. i( j) c2 Kbuffer如同一头牛,负载如同车,牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多,负载就过重。挂的车少,牛跑的太快,容易出交通事故,出现过冲。

" e' F" w. P- _
+ L, {4 H- E: g/ O% M要从电磁波或电气的角度来解释,这样解释太粗糙了8 A# y  `# E7 s4 u# a
是不是会出现振铃或反射等,使达到(相对稳定的电压)Vmeans的时间发生变化?至于为什么会变化呢???假如外接负载恰好满足要求时,其Tbufferdelay的时间大概为多少?当超载了呢?其时间是变为多少???

2

主题

85

帖子

3400

积分

五级会员(50)

Rank: 5

积分
3400
18#
发表于 2008-4-24 20:05 | 只看该作者
大家就是要多多讨论这个

0

主题

20

帖子

-8966

积分

未知游客(0)

积分
-8966
19#
发表于 2008-4-24 22:08 | 只看该作者
学习学习,正在弄呢

16

主题

407

帖子

1万

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
15394
20#
发表于 2008-4-25 15:18 | 只看该作者
原帖由 stupidboy 于 2008-4-24 19:23 发表 % R1 B2 J6 t7 I0 {2 {- u
' V* C2 @7 L2 r, i; s

$ n7 l, r' G& {7 _; C( c$ q  T要从电磁波或电气的角度来解释,这样解释太粗糙了6 d8 X. M6 o* B
是不是会出现振铃或反射等,使达到(相对稳定的电压)Vmeans的时间发生变化?至于为什么会变化呢???假如外接负载恰好满足要求时,其Tbufferdelay的时间大概 ...

' U% n9 g: E9 c' q* ~. E( m6 [; d6 z% H6 ?2 v
从电磁波角度解释就需要做ansoft工具作3维的磁场仿真,这个好像不太可能,没有这么复杂的3维模型。
# [4 i: V0 m; [% s1 O电气特性,就是spice level的仿真就够了,牛拉车的说法只是一种比喻,我还想不出更好的比喻了。
* ~- q$ j! h1 P所谓参考的vmeasure电压,只是给一头机械牛,因为这头机械牛的表现是稳定的,, ]. K( X& b. n1 E) y+ n' Q
其他牛拉车都给予机械牛作为参考而已,你说的具体delay时间都可以仿真获得。具体case,具体数据,没有哪个数据能涵盖一切case的

评分

参与人数 1贡献 +5 收起 理由
forevercgh + 5 我很赞同

查看全部评分

6

主题

154

帖子

3263

积分

五级会员(50)

Rank: 5

积分
3263
21#
发表于 2008-4-28 15:15 | 只看该作者
学习了
态度决定一切,
行动创造未来。

55

主题

951

帖子

2740

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
2740
22#
 楼主| 发表于 2008-4-29 08:45 | 只看该作者

Vmeas and test load descirption

Vmeas and test load descirption
$ w) x: u. v; b& {9 g前面已经讲过Tco概念,那么手册中的Tco是如何得到的呢?
, }# d+ r7 k7 }) _; j请看下图,半导体厂商首先会根据芯片特性确定具体的test load(不要深究为什么如此,如果想清楚理解,意味着你要进入一个新的领域----IC测试),我们的probe点即为T点,Tco的定义即为从时钟输入到数据输出的时间,而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。& D) l6 Y, E3 g
6 l% L8 A9 I6 |
Vmeas为半导体厂商用来为输出buffer(当然包含output ,I/O,3-state)确定板级延时特性的电压参考点
" M9 F1 N* O: q$ fVref,Rref,Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
6 E3 {! n9 v3 ]; T4 n
; r/ V' E/ Z4 [4 E( S* j! H* z6 I7 C. j3 A8 i
举个例子; T) ]/ `' `$ S& n+ q. D

- w! t: q+ B: J0 k% o- R- ~9 d; l; q: C3 @, U, S, V7 a  e
这是取自一个ibis model clk buffer的test laod及Vmeas参数* q* j6 t# h+ x0 Y5 Y/ X: i% i. I
下面分别用SQ和hyperlynx搭建起test load( y! T0 S' A0 u( O5 ^/ u( {" @( n8 N
游客,如果您要查看本帖隐藏内容请回复
6 |6 A' A9 W; c4 k6 u3 @  o

. n0 f# {" K- J. k4 |理解不妥之处,烦请指正
0 j. r( X( G) s9 N$ ~* G( ?  [
; o" A; L6 M# C0 s" r4 n[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]
sagarmatha
Allen 该用户已被删除
23#
发表于 2008-4-29 10:21 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

16

主题

407

帖子

1万

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
15394
24#
发表于 2008-4-29 10:39 | 只看该作者
就我个人理解,外围test load,就是所谓Cref的具体值,来源于在芯片设计中对于板极最大负载的考量(是否是最大值也许存在争议,但50pf也够大了)。就是从drive 端往外看的所有电路的一个等效模型。& ^: I/ o2 c8 z5 @* r+ B5 V9 T
然后其余各种case,都是根据这个等效模型的一个参考。
$ D1 ?7 A0 l4 F9 @3 ]8 G1 x/ A/ e$ K. i3 N: r; v) S$ V% ]
+ p: t  q  l* Z
Cref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载,从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值,而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念,更鲜有作信号完整性仿真,来给他选择合适drive bufer提供依据。这个是国产芯片现状。3 R( y5 F) i4 I9 M( ?+ j6 X; r3 Y
至于国外的芯片,怎样来设这些参考值,就不太清楚了。但我觉得应该有一个很完善的流程,会有SI工程师,通晓板极和芯片布局2方面知识进行协调和仿真,从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

评分

参与人数 1贡献 +10 收起 理由
Allen + 10 感谢分享

查看全部评分

0

主题

3

帖子

-1万

积分

未知游客(0)

积分
-11975
25#
发表于 2008-4-29 17:26 | 只看该作者
ddddddddddddd

7

主题

84

帖子

270

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
270
26#
发表于 2008-4-29 18:34 | 只看该作者
xuexi

10

主题

108

帖子

310

积分

三级会员(30)

Rank: 3Rank: 3Rank: 3

积分
310
27#
发表于 2008-4-30 20:37 | 只看该作者
秘密手册??

1

主题

41

帖子

-8936

积分

未知游客(0)

积分
-8936
28#
发表于 2008-5-1 17:13 | 只看该作者
支持一个

55

主题

951

帖子

2740

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
2740
29#
 楼主| 发表于 2008-5-5 22:15 | 只看该作者
聊过了buffer delay,同时也明白了buffer delay会随着load情况的变化而变化。+ m0 o' L  Q8 L& j/ g& V" z
而我们实际关心的应该是test load情况下的buffer delay,他将作为我们时序分析的参考基准,其重要性可想而知。" p) u" g. W+ T: ^

( ?5 q- g9 `& `6 N  rTco的提出是基于test load的测试结果,buffer delay作为tco的组成部分直接影响Tco,很显然,我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
. Q, n2 ?  d" X+ t& j6 d
3 c, x. S9 D  W% F6 ^2 c借用TI的图说明一下。% _4 p% w5 s8 M! S# {4 I# k

5 }1 S  t; Z9 k" A6 `1 z! |$ H
8 w# W+ F% D, ^) U5 ]  ?C点波形即为test load情况下的驱动端波形
- E" b" Z9 W0 }2 fA点波形即为actual load 情况下的驱动端波形6 ]5 m, U4 c' ?" J
B点波形即为actual load 情况下的接收端波形1 n9 y1 j0 s$ x! x4 v9 @
, n$ I( b% y" s/ F* A/ O
我们将A,C间的时间间隔(电压参考点为Vmeas)即为我们的补偿时间compensation timing-----------Tcom" h+ r2 B4 R/ c, P: k2 i* U

5 P. j1 I7 r/ L9 K3 Z+ m这里的Tcom为240.741ps* i# B. I$ n. u; C4 x7 _4 M
, N2 t5 z1 s$ Z# M
而A,B间的时间间隔即为我们的板上走线延时(注意,这里的板上延时不同于传输延时)---------------Tlayout( h: D. |8 Q2 f" F% y+ j5 f# U
Tlayout是我自己定义的,见笑啊(要说明的一点是,这里只是为了说明问题,定义不合适的还请海涵)
$ y- \, `& l8 u" K' y6 x1 h1 D板上走线延时的电压参考点依据信号的类型有所不同
( V1 S2 U9 V# T7 ~6 h1.对于时钟信号来说,参考电压点为Vmeas,因为时钟信号要求严格的单调性(我们这里研究的是同步系统,参考信号为CLK)
" b+ l0 F" A9 f! A' E, j( ]2.对于控制信号,地址信号,数据信号来说,起始参考点为驱动端Vmeas,终了参考点为接收端Vil/Vih(非CLK信号不要求有很好的单调性,故引入门限电平作为参考点,避免非线性边沿造成的巨大误差)/ O; L  n! D, h: `
就像下图,Vmeas电平持续Tref时间,非线性边沿的存在使得我们不能将Vmeas作为参考。+ v5 ^0 Z2 U- v. i  v6 |- p7 W  V" d
sagarmatha

55

主题

951

帖子

2740

积分

EDA365特邀版主

Rank: 6Rank: 6

积分
2740
30#
 楼主| 发表于 2008-5-5 22:21 | 只看该作者
这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ,其实就是flight time(max,min)。这些概念比较晕,好多厂家的定义不同,比较愤愤。/ w* z* R, [6 N: T! M0 m" y
tcom已经讲过
5 |9 k! a, h3 Z" u  {$ ETlayout由于终了参考点的不同进而冒出了几种不同的情形。
- N8 a% f2 v3 ^
$ W, R. p$ w9 u8 C* F) l1 A4 V# G( @% e4 ]- K3 {/ X* c
游客,如果您要查看本帖隐藏内容请回复

6 P; O  b- A! o# o5 {太晚了,要睡觉了,有空接着侃3 e( e$ d9 u: y4 ]2 b' |( |1 ?
/ \( D5 a) \/ t" U
[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]
sagarmatha
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

巢课

关于我们|手机版|EDA365 ( 粤ICP备18020198号 )

GMT+8, 2025-6-11 03:07 , Processed in 0.070647 second(s), 35 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表