请教各位大大,图中的排阻作用

fenqinyao

原帖由 libsuo 于 2008-4-22 17:25 发表
3 j- B4 _  a+ c+ Q高速总线阻抗匹配用的，降低信号反射。
一般器件的输出端口输出阻抗比较低，所以为了匹配传输线的特性阻抗，在源端采用串联匹配的方式，通过一个串联小电阻使得总的输出阻抗与传输线阻抗匹配。
, c1 \9 S: Y: C4 G! O) }大多数情况下使用33 ...

* c4 f. g5 y% [1 }. z/ Y$ U楼上兄弟说得有理，应该是这样子的，这个值一般都是芯片开发公司给出来的值。

kljy911

IC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

infotech

原帖由 kljy911 于 2008-4-30 17:37 发表
7 x- J8 f; T# ^  s7 R; yIC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

8 K$ {! U; F7 V/ f% @" f电阻作在芯片里是很占面积的！

liuyu305

阻抗匹配用的

sleepyingcat

是匹配电阻,有厂家直接将匹配电阻放在芯片内部的,但是不多,这个值一般的情况是仿真确定的.需不需要这个电阻也可以仿真确定,还有阻排省地,相当于3个电阻的大小.

liqiangln

这时DDR接口用到的，通常用VTT设计方式，这个是没用VTT，用的串阻匹配，用串阻这里可以节约空间和成本。

Iric071

個人覺得應該是22ohm...
& _" E1 `& y0 [+ N+ b6 d作用應該有兩個:
! }2 m& k2 L2 @0 f 1.緩和上跳沿<利用繼生電容>,T=r*c,降低harmonics的能量,從而在一定程度上解決emc問題
2.阻抗匹配.一般是用22-51ohm.解決反射問題

xieyunyan

看看

cmos

原帖由 kljy911 于 2008-4-30 17:37 发表
7 t5 i. ]) a) C' cIC设计的时候跑仿真挂的电阻,所以datasheet上说要配一个;我一直整不明白既然一定需要为什么不做在芯片里面呢???

  N. f* v( R3 P6 \$ |2 m
2 j  }0 N9 T! }) ^9 _没有做在芯片内的原因是，外围的拓扑是变化的，原因是你做1托1，和1托4的，匹配电阻时不同。
/ `( \2 @9 p' R1 z: e$ G芯片内是可以做的，一般做在芯片的iopad,但是相关阻值必须作成自适应的，能根据环境体调节阻值，这个在设计中很有难度，是有知识全权的技术，不是哪个公司都做得了的。

刘皓杰

呵呵,LAYOUT高手不少,懂电子的还是少些!
0 H% c0 {4 z: f* f8 w依个人之见,这些排阻都是阻尼电阻!

qwemm9

22欧~100欧,大部分是匹配电阻,

8 x' `, d6 W" v8 V# ^22K,是上拉电阻

kyzone

学习

mark0908

电源内阻很大？ 晕~
superlish 发表于 2008-3-21 11:30

电源
       1 电流源
1 b& s! K& j, f: J1 Z4 u+ F       2 电压源

要是说电流源内阻大，也就对了
! V0 K, V' M" F& A+ P& y9 |
电压源，那肯定是错了...

toffee520

22ohm有可能的，传输线阻抗匹配，防反射