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微信公众号 | 高速先生 ?, Y$ N2 L& a/ p6 _: u% d! e" i+ B
文作者| 刘为霞
$ C2 ^1 M/ T8 Y' f+ o “DDR4跑2400，等长控±25mil，时序有没有问题？”% |' R0 Z q6 y. ?7 D
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“正常操作，没有问题”
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“那时序差260ps有没有问题？”
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8 N ] l% U+ p “那怕是药丸”
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“那等长控±25mil，时序差260ps有没有问题？”6 O, k1 k, k5 n1 k
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9 J( |$ ]! ^+ d. t# E瞬间这个问题就把我惊出了一身冷汗，我们的layout工程师，真是各种操作秀到人头皮发麻。虽然在SI领域还是个小学生，但我也知道等长相差在25mil左右时，时序是不可能相差260ps的。 P/ a7 z T% w1 i* W) e
![]() 我们的layout工程师也知道，按照常规操作来讲，普通FR4级别的板材，时序和长度换算的经验公式是1ps≈6mil。像这种脱离常识的事情必须要用事实说话，于是反手就发了一张图，长度和时间如下图所示。% S7 Y0 O6 x8 y. E
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: E) X) C$ L. V. z0 m4 {( M从上面的图上看来，信号之间的长度差只有4mil的情况下，时序相差266ps，这真的是刷新了三观。( h$ B" P# |' v. E, k1 K4 h
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$ ^+ j( S& l8 G v9 ^/ g* x![]() 但是事实摆在了眼前，那就需要找到导致这种情况的原因了。等长不等时的情况虽然存在，但是目前还是设计阶段，时序差距又如此离谱，所以设置出现问题的可能性比较大。首先怀疑是不是pin delay时间没有填正确引起的，检查了PIN delay的设置。嗯，意料之中，PIN delay开关是打开的，问layout工程师，是不是pin delay没有填写正确，结果回复是软件中没有填pin delay的相关参数，这个可能性pass了。2 }$ t2 @; S. M" f- P1 F _
( Q- u; }/ Y; Z& [+ N) N- P. j% N4 n![]() 既然不是软件设置问题，那么把时间短的网络高亮，看看具体的走线情况，如下图所示，发现所有时序参数比较小的网络都集中在了第十层，如下图所示。
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! H/ k8 @' k: |0 L& @发现上面这个情况时，感觉到离真相只有一步之差了，但是又有一层纸挡在中间，感受不到那一闪而过的灵感。从头开始捋一下这个过程。从时序和长度的换算公式开始，看影响因素有哪些。下面是传输线在介质中的传输速度公式：
3 b. [6 H! J1 ?% \![]() 影响因素两个，一个是相对导磁率，一般不含铁磁体的介质材料，这个参数都为1；另一个是相对介电常数，这个和材料参数的设置有关系，可以在软件的层叠设置中体现。检查一下层叠，看这个参数的设置是否有问题。如下图所示，果然，DK的设置是有部分不正确的。
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% h4 |2 y" D- y将DK按照设计的层叠重新正确填写后，时序回复了正常，如下图所示。$ c' _5 v! v- O$ C
![]() 所以其实这种等长不等时的情况，实际上延时的误差并不存在，是软件设置欺骗了你，实际的板子生产后，并不会有这种延时差距。虽然不会带来什么影响，但是这个情况的出现，可能会让设计人员吓自己一跳，以致夜不能寐，于是就有了开头的提问。1 w @2 L+ U$ U2 ]) @' Y4 i
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. j" T( z7 m; R( z9 I下面是文末彩蛋时间，设计中的层叠参数正确填写是很有必要的，影响不仅是时序方面，还可以根据这些参数用软件直接算阻抗，如下图所示，这是软件自带的一个小功能，可以计算传输线的阻抗和电容，电感参数。 ' H4 u$ [- r% L/ F7 D& g
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— end —6 e7 K. N! C/ t5 Y* e" W6 P$ l
/ l- w1 G S+ p" q本期提问
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实际中，什么情况可能造成等长却不等时？/ Y1 {" ]7 {# f& _' U* l, @0 t0 I
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! J. O5 H5 ^' W9 V7 q8 {1 N8 O参与互动答题送定制记事本, G; F, {8 O# i/ k H0 I
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1、参与有效答题，评论区前10名将获赠定制记事本（封面可刻字）) X5 z; _8 ^+ X
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; U3 o3 K9 q; A6 w( U- z# u9 r( t————你可能错过的往期干货————. K! H+ Z: V" _; g6 z/ D) V
O) o5 R! u3 {$ Z. h8 U![]() 哇！一种很新颖的差分走线方式
* @7 @. M8 }0 Q a! u![]() 宝藏文，高速先生所有原创技术文章，戳戳戳！
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发表于 2019-9-27 15:12
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