一个等时不等长的DDR

admin

微信公众号 | 高速先生
3 V: z0 L: U1 \. S* L& o文 | 刘为霞
关于DDR的设计，经历过无数项目历练的攻城狮们，肯定是很得心应手的。对于信号质量方面的改善，相信大家应该已经有自己的独门技巧了。同组同层，容性负载补偿，加上拉电阻等等，总有一款适合你的DDR。但是对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR，等长控制越严格，从±100mil，到±50mil，甚至±10mil。



6 L' m) P. I- l% N本来我们的layout工程师也是在这样一条路上稳步前进。但是最近有个DDR4的项目，绕好了等长，如下图所示，一切都安排的明明白白之后，给SI工程师仿真，只等仿真结果一出来就gerber out，根本不用怀疑，信号质量肯定妥妥的，没问题。
结果，SI工程师没有同意投板，却提出了不合常理的时序要求，如下图所示：
; d: l+ Y2 {0 U- n0 ~7 K

; q: s  L2 ]: S/ Y2 t/ }
; q& H( x+ I$ N) P
  A5 @8 {% ]" \3 [& W7 o等长要求CS，CKE，ODT这些信号比其余CMD信号每段长120mil，按照这样来算的话，到U1这个位置，长度差就到了600mil。这和设计指导不一样。
瞬间感觉自己很委屈，这样的等长到时候地址控制线之间的延时会相差100ps左右，这样时序的margin就会变小，甚至可能跑不到要求的2400Mbps，于是硬气的提出了自己的质疑。
, f1 D  E4 h: E4 }5 q7 l4 a0 @
' O* `; V% I8 _

SI工程师也知道这种情况下，应该和设计人员普及一下关于时序方面的知识，不然后续遇到类似的DDR，不做仿真的话，可能会需要降频运行。于是将U1的仿真结果给设计人员看，蓝色的是CS,ODT,CKE等信号，绿色是其他的CMD信号，从时间上来看，蓝色的比绿色的信号快90ps左右。
5 |6 d+ z5 ~4 @  o9 u这种情况的原因不是因为设计人员的误操作，或者不同层的时序不一致，也不是像上次文章中提到的层叠中的DK设置不一样，而是因为DDR颗粒的选型导致的，如下面图片所示：
( y( X9 n1 {1 L$ q' u! S


这款SDRAM的CS,CKE,ODT为单DIE结构，但是其他的信号却是双DIE结构，在封装中做T型拓扑，这样意味着双DIE的信号的容性更大一些，那么相应的上升沿会更缓一些，这个是比较好的影响，这样的话，信号质量会比较好，从图中的结果也可以看出来，绿色信号的振铃比较小。另一个影响是容性更大，意味着时延会更慢一些，所以相同等长的情况下，由于颗粒内部拓扑的影响，导致CMD信号会传输的更慢一些，体现在仿真结果中，自然是双DIE信号和单DIE信号会有不一样的上升沿和一定的延时差。
1 l" v) A. N4 t- s# J
  W* T7 O& q0 m8 j1 V0 v0 hlayout工程师恍然大悟，这是因为颗粒内部的结构和常规设计不一样导致，自然不能沿用常规的设计指导，以后遇到这种双DIE的DDR还是需要仿真之后再调整等长，不然可能会出问题。于是很愉快的按照上面的时序意见修改了版本，结果如下，后期客户反馈，DDR2400跑的飞起，一版成功。
2 y* N# x' t# r1 w/ |3 e


" B; z% V- z3 q% L0 O& T: ^- _

9 }2 a: p5 X( N3 _' T; i  X) n% W— end —
# ]0 Q$ I+ u$ q  \8 B' \
& G0 a/ G6 R9 N  z; T本期提问

大家在DDR设计中，遇到过什么样有意思的等长要求呢？


1 x' G- N3 P( f, w  E8 v* c转发电子行业技术群送专属记事本

/ G+ f0 E/ `/ G. @  z! P* ~8 Y0 o
1、将此文转发到100人以上的电子行业技术群2个及以上。
2 l: u  w) o, b" }  R2、截图后台至小编，前10位符合要求的朋友即获赠刻字版记事本（封面可刻字、内页有高速设计仿真常用换算表等）
3、有相同群不计入，以小编收到的截图时间排序为准。
4、上周获奖名单如下：

厚朴/GFY/Zero/Alan

/

dcrammstein/EOFOC/山水江南/龍鳳呈祥/徐磊/STEVEN

7 C. w# }/ n! W$ S/ M请在后台私信小编，发送：姓名+公司名称+手机+地址+刻字内容（仅限4个字以内）。

2 V# o* }! z' Y3 P( x) W* j, v

2 y1 I8 G8 C! `
1 R6 q( j/ l9 ~: H————你可能错过的往期干货————
6 H: `% h5 ~& z) G
揭开一个等长不等时的“骗局”
宝藏文，高速先生所有原创技术文章，戳戳戳！

7 f5 J& h$ x" q( ^. W, R
回复数字获取往期文章。（向上滑阅览）

回复36→高速串行之S参数系列
回复35→高速串行之编码系列
$ b: b4 }2 }* q回复34→高速串行之S参数-连接器系列
# l8 n$ f# p/ a) D回复33→高速串行简史系列
" y$ T. d4 E' F回复32→电源系列（下）
回复31→电源系列（上）
回复30→DDR系列（下）
- `1 p5 h; h+ E2 ^8 e5 u, b1 P, z回复29→DDR系列（上）
5 e+ x6 t3 R2 q* W回复28→层叠系列（下）
3 k2 V) m# I$ K: t回复27→层叠系列（上）
回复26→拓扑和端接系列（下）
5 T7 Z& f4 @+ I3 |4 C/ Q  ^/ M回复25→拓扑和端接系列（上）
回复24→反射详解系列文章
" ?# U1 \: n* ]) ]2 S% Z5 ]5 d回复23→阻抗系列（下）
  \. }. j5 P9 C. O回复22→阻抗系列（中）
, v$ S, m5 Y& h1 R7 T! e回复21→阻抗系列（上）
回复20→绕线与时序
回复19→SERDES与CDR系列
回复18→既等长，为何不等时系列
' k6 x) q3 H8 h回复17→cadence等长处理&规则设置
7 e0 B- ?* z  S* O( W4 M回复16→DDR时序学习笔记系列
回复15→串行系列
9 p4 ~* s' l+ S回复14→DDR信号完整性仿真介绍系列
回复13→PCB设计技巧分享一二
回复12→高速设计三座大山
1 N* q7 ^9 Q6 Q  b+ g0 }6 T* y回复11→PCB设计十大误区-绕不完的等长系列
回复10→PCB设计十大误区三
: f1 I3 `" W9 t+ D3 J回复09→DDRX系列
8 h  i  y. U. h4 E" s: {回复08→高速串行系列
5 p0 T' u7 G% B! k回复07→设计先生之回流设计系列
: l, g5 m1 `2 C& @! h回复06→略谈Allegro Pcb Design 小技巧
  z3 s6 s) {6 P& n! L4 n回复05→PCB设计十大误区一二
' U% U5 _- ]$ d$ i- E" \回复04→微带线系列
8 V" E1 `; L* i7 t回复03→抽丝剥茧系列
& M4 w9 {, Y. {! {" `$ ~5 n回复02→串扰探秘系列
: p+ h  d- o* T% V2 R; b' e回复01→案例分享系列
0 M, d' C7 y+ B' y' V0 N  f$ m