DDR3的PCB自我练习

cewtf

brady.lu 发表于 2015-12-28 13:35
这个不一定的 你要看芯片的DATAsheet有的支持 有的不支持

% Q4 H: s) i- O+ O( b好的，了解！这个我要好好去看一下Datasheet

kevin890505

1，数据组内互换和组与组是可以的，和支不支持没关系，拓扑也是可以的，和支不支持没关系，fly-by反而要读写平衡支持，只是颗粒大于等于4个优先用fly by，效果好，但是T型也是可以的，你这优先T型是对的；
2，数字信号，对于信号完整性，最最最最关键的一点，一辈子都在和阻抗这个玩意打交道，自己考虑下，层叠阻抗是在前期就要考虑下的；
( I% Y0 S6 X8 ~9 m( Z) D6 G: x5 p3，阻抗符合了再谈串扰什么的了，你这个不用看严重不达标，层内，层间串扰太大将来，也许跑几百能行，但高速率怎么办，裕量太小，稳定性会很差
5 O) K; v8 C2 ~4 F7 N5 \, d% Y. `4，等长蛇形不要用1W，起码2W，同组间距近一点可以接受，但是蛇形线尽量不要1W
$ v' N8 X" \- U7 W细节自己看了，大的方面同组同层你的应该是做到了，只要阻抗保证，串扰OK（间距大点），等长足够，蛇形大弯弯，1600随便跑

12345liyunyun

lovelymnk 发表于 2015-12-28 12:13
. m  K, Q8 R: w2 T3 \* f对于有的存储控制器，DDR3的地址线不能用T型拓扑，只有不带读写平衡功能的控制器（如某些FPGA）才能用T型拓 ...

  k' G& i& C% H8 \, e5 v( z* ]不带读写平衡只能用T型结构，不是才能,颗粒较多的情况下，采用fly_by从头到尾串下来，不用过多的绕线，单面情况下要更省空间，在DDR3负载颗粒较多的情况下，理论上采用fly-by结构的信号质量也比T型结构好，这也许就是大多数工程师看到DDR3就喜欢用fly_by的原因吧

cewtf

kevin890505 发表于 2015-12-28 14:17
* n: N( D' A: n0 y% l/ k1，数据组内互换和组与组是可以的，和支不支持没关系，拓扑也是可以的，和支不支持没关系，fly-by反而要读 ...

, C  H: e$ O# n* a8 o) n感谢大师的回复，有了一些明确的概念了，我们这个设备最高是1G，一般在800M跑。下一版练习的时候我会注意的。还有一点想请教一下大师，是不是层与层之间必须要横平竖直的布线，还有一点就是组与组之间的间距要控制在多少比较合适，10mil，还是20mil。

: j0 G! Y; m2 @7 \2 K: k' u

kevin890505

cewtf 发表于 2015-12-28 14:38
% G% P3 P1 G! o/ \' L5 |感谢大师的回复，有了一些明确的概念了，我们这个设备最高是1G，一般在800M跑。下一版练习的时候我会注意 ...

目前这个PCB情况，能稳定跑四五百M你就偷着乐了，1G应该不行，建议你花点时间修改下。数据线可以对调，就尽量优化到最好，保证走线最顺最短，也让你不用绕那么多线，绕线不是技术活，是工作量，而且对信号质量没好处。。
虽然，同组间距可以适当减小，但你这个有点太密集了，长距离的，还有蛇形绕线间距。
相邻层比同层更要注意，耦合程度更高，所以如果不能做到横平竖直整体规划，可以在绕线的时候，把相邻的每根线交叉的地方互相垂直，就是在绕线的时候，让相邻层错开，尽量不要平行，即使只有一部分重叠。
: J, g0 g( ]& @1 k" H800M  1G都不算啥，但前提是你的时序，信号质量，保证前者主要是等长，保证后者的主要是阻抗和干扰，宁愿多画点功夫把间距拉大，临层优化好，也不要冒险，那是money

cewtf

kevin890505 发表于 2015-12-28 15:21
' Q& E' I1 }3 T' v# g2 @) Y目前这个PCB情况，能稳定跑四五百M你就偷着乐了，1G应该不行，建议你花点时间修改下。数据线可以对调，就 ...

- A" {* T& D- B, w7 i6 z& |好的，谢谢大师的指点，目前这个项目还没有启动，我也是前期准备工作，后期还不确定，算是先给自己预热一下，也做一点技术储备，方便以后用。多谢指点，小弟后面还会有问题的，还望多多指点哈~~
! n: Z6 g2 O" g! ^1 G
( m# q% R# i( W8 @( X' T8 M

qsf728999746

其实楼主走线也没什么问题，关键在于
层叠的设计，建议ddr部分走线全部参考GND层
从图上看感觉两边ddr内部地址线的过孔打的有点近，但中间的T点处的过孔就不错。
" h* L: |$ S  z& e' W$ j4片正反贴的ddr3因为层数的限制，只能这样走的，但是绕线建议不要在分支上面进行。然后绕线的间距太小了！
0 o5 i1 r  f4 Y) s关于走fly-by还是走T，要看芯片是否支持writeleveling的功能。

cewtf

qsf728999746 发表于 2015-12-29 14:21
2 G+ m- m" G8 D5 A* w% P. h3 J其实楼主走线也没什么问题，关键在于
7 f- b" x5 g$ E* \4 {/ b7 n层叠的设计，建议ddr部分走线全部参考GND层
( Y# G. M# c5 Q0 H* v* |从图上看感觉两边ddr内 ...

. o, H; A% T5 C' Z) o' C多谢提意见，我会继续试试的。多听听大师的意见，总会有长进的。
0 v7 P! W: R- a7 l

qsf728999746

cewtf 发表于 2015-12-29 14:25
* p  ~. V4 z7 I( {多谢提意见，我会继续试试的。多听听大师的意见，总会有长进的。

6 d7 K9 C9 c7 q" I1 I我可不是大师你看我是初级新手。。。

金志峰

我还没尝试着自己布ddr  赞一个！

li262925

kevin890505 发表于 2015-12-28 14:17
# n& d, g. s$ e. O+ K0 W1，数据组内互换和组与组是可以的，和支不支持没关系，拓扑也是可以的，和支不支持没关系，fly-by反而要读 ...

) h7 b- {3 G0 |- j6 ~直接看下去    器件位置不懂  貌似也只能走T  FLY_BY空间好像不够吧

li262925

qsf728999746 发表于 2015-12-29 14:21
其实楼主走线也没什么问题，关键在于
层叠的设计，建议ddr部分走线全部参考GND层
从图上看感觉两边ddr内 ...

ddr部分走线全部参考GND层  这个只是理想状态吧  

kevin890505

li262925 发表于 2015-12-29 16:26
直接看下去    器件位置不懂  貌似也只能走T  FLY_BY空间好像不够吧

9 b  h9 D; N( I* w+ Z- }是的
- K# L! R% c* v% U1 ?, w

qsf728999746

li262925 发表于 2015-12-29 16:30
3 l: A2 C9 {) Q0 L9 O; P3 R7 iddr部分走线全部参考GND层  这个只是理想状态吧

: e8 Q0 a; X) ]) }; h' h这个还真不是。。看叠层，层数宽裕，完全没问题！像楼主这种情况可以将电源层割块地出来！让bot也参考地。
( R& ?1 A0 C2 K, d5 ]  b, A

li262925

qsf728999746 发表于 2015-12-29 16:49
' E9 @! B/ n( [这个还真不是。。看叠层，层数宽裕，完全没问题！像楼主这种情况可以将电源层割块地出来！让bot也参考地 ...

我说的不只是针对此板    大多数情况下  想全部参考GND的机会不是很大  呵呵