DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
昨天在科学园的课程很精彩，顶一个

$ }1 L7 d# B$ ^( ^. T# p8 z影响力  超级大

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
DDR3采用菊花链式的结构，能支持更快的速率。
# K# x9 i) x9 Q


DDR2经典结构的T型的拓扑

shark4685

Write Leveling 机制
" p( u0 A0 ~) u' R4 R) p
. B* B9 n  ]  S1 V% \因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。

2 G5 L" Y$ S- r% Z6 s# N在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
& ]0 J! {0 N( D0 ]! Z8 y
通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：

9 ^: c% x) ]: iDDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
这段时间叫做TVAC，它是跟信号的速率相关的
即使时序裕量是不满足，TVAC的要求也必须满足。
- e" Y, S  d; [" |" d' }% n! R
+ ]: \. ^( X) U9 ~

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
; a* J2 P: |/ L( a( q顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

( m: q3 D# j0 Fsorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
/ b; w- O- x* G+ Y4 @6 z1 K  `' m
2 X6 B$ h/ P/ ]9 d( B

NOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线
+ s, x- C4 h# C3 U, b" R) Z9 q
上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
: U. H4 e% [8 j' P+ _
  V1 N- E+ R7 ^$ h9 GNOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
TANGENT LINE 是切线

8 Y+ J" t- U" x) C1 ]- t上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
, g+ u- n5 V: G  s" L

shark4685

DDR3的突发长度（Burst Length，BL）

- r9 a! I) l, d0 x2 l由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
+ [2 F+ W9 J1 l) N+ ?而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
DDR3为此增加了一个4bit Burst Chop（突发突变）模式，
即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
任何突发中断操作都将在DDR3内存中予以禁止，
8 b+ X3 @. x) l7 U3 g/ {1 @且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶来自: iPhone客户端

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好