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楼主: shark4685
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DDR3详解....各种技术参数

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发表于 2015-3-13 11:20 | 只看该作者
david.dan 发表于 2015-3-12 14:56
- Q3 d$ [- Y- ]" O昨天在科学园的课程很精彩,顶一个

6 Q! ?$ a# m( R/ P) F9 \: W' N影响力  超级大 $ s/ a- u. D4 I9 Z

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发表于 2015-3-13 11:28 | 只看该作者
周三的讲座不错。期待中

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 楼主| 发表于 2015-3-13 14:30 | 只看该作者
Fly-by的时钟拓扑结构
+ y" a: z% \$ x. _$ Q% c, L! T" A6 wDDR3采用菊花链式的结构,能支持更快的速率。
& Y. U1 T# m6 I! c$ g* J, `$ n9 Z. ]% e+ \+ x* P3 h5 n/ h/ E0 `
) i# v2 W+ v" o8 q3 ^

8 t$ n) I# B6 G, {DDR2经典结构的T型的拓扑) |. f/ B- R+ d! Y% b# _; R  Q% p: B/ I

+ {2 X' C; B  X4 K  i1 w ' r' R1 C3 R4 T1 j6 D

& B/ _4 w) M. X* p/ }# h" L

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 楼主| 发表于 2015-3-13 14:40 | 只看该作者
Write Leveling 机制* X# p) X# P- }+ H/ X3 Y* }5 h* k" ]

( }, D: G, g2 U# y! x6 V因为DDR3为了更好的信号质量,达到更高的速率,采用了fly-by的拓扑结构,时钟到各片的物理距离变的不一样了,所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制,其作用就是在芯片内部进行时钟和数据/Strobe间的延时。2 j. a2 I7 C* s3 c# v2 w0 X3 y6 R

1 c" r. E6 ?! D/ l3 z9 |在系统初始化的过程中,控制芯片与SDRAM通过数据信号进行通信(training),控制芯片根据收到的反馈信号进行内部延时调节,很显然,控制芯片到每一个SDRAM的延时都会不一样。
' M( S! u; Z6 `8 J% A; l+ S; W0 I" I, U4 Y. T+ Y" d
通过这种机制,使得每个SDRAM看到的时钟,数据和STROBE信号,就跟在DDR2看到的一样。

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 楼主| 发表于 2015-3-13 14:52 | 只看该作者
TVAC的要求:9 i8 Z/ P8 z7 ]/ L$ N

4 s( P+ N1 b& rDDR3信号必须在VIH(ac)以上,VIL(ac)以下保持一定的时间  c: z- L& V$ e3 P
这段时间叫做TVAC,它是跟信号的速率相关的- W- P/ g+ `  t8 r3 l% ^* r
即使时序裕量是不满足,TVAC的要求也必须满足。9 D/ N# C% _6 l4 L

% P' m% W( R) J& p5 N$ |! y
% }7 d  }- Y! g( ~

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发表于 2015-3-13 14:53 | 只看该作者
加油,楼住,好像理解起来越来越难了。基础不好啊。

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发表于 2015-3-13 21:35 | 只看该作者
顶贴啊,如果把图贴出来,最好把图中的东西都解释一下,比如nominal line等等

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发表于 2015-3-14 14:22 | 只看该作者
ccnow 发表于 2015-3-13 21:35
3 x5 g3 ~! B1 {顶贴啊,如果把图贴出来,最好把图中的东西都解释一下,比如nominal line等等
! w9 v9 [: p# c+ q+ U$ e# i( }& [
sorry,这位兄弟,JEDEC规范截图只截了一半,如下位NOMINAL LINE 的定义
* d0 c. @. n' m* e% t/ U+ e/ G; E* n* U0 I0 M+ w. y, v) P! N0 @

3 O$ L% M2 ?* z1 g3 t6 C6 J. o8 H
' Q8 J! I' }( M" v: zNOMINAL LINE 翻译成中文是标称线,标称趋势的(两点直连)! g, p1 |  N& s! a
TANGENT LINE 是切线% A4 w" }7 ^1 j
! t; T; h' f* T3 g) n: c+ C
上面这两个公式是用来计算建立时间(setup time)的上升/下降时间的斜率。5 R* f' _) |& y- V; j- ~6 h7 V) U

  l, K( n) k8 W" n' A; R
) t8 b' h5 m8 @2 e6 X1 g$ a4 D$ C
$ U1 @3 g1 _, E# U8 f  g% ~

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发表于 2015-3-14 14:26 | 只看该作者
不懂,顶版主。。

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 楼主| 发表于 2015-3-14 14:33 | 只看该作者
sorry,这位兄弟,JEDEC规范截图只截了一半,如下位NOMINAL LINE 的定义
3 A5 {4 r8 K- s( x& F: m5 \: g/ A3 \: C! @( E: k) `
NOMINAL LINE 翻译成中文是标称线,标称趋势的(两点直连)
1 j) o6 u+ C' m, D* a* \TANGENT LINE 是切线
" R9 ~! ^& G: A' a( M4 L, x' N
$ x) O1 D' @, O& x0 N$ n上面这两个公式是用来计算建立时间(setup time)的上升/下降时间的斜率。8 s3 ?/ F2 L' M4 q- X& B; r2 P

/ L+ h& w  u, `

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 楼主| 发表于 2015-3-14 15:49 | 只看该作者
本帖最后由 shark4685 于 2015-3-16 14:40 编辑 , I8 i1 `3 f; k9 I, c; e+ z

% \9 a+ s, Q/ O9 U% IDDR3的突发长度(Burst Length,BL)
0 g* q, ?8 j: W$ Z" u8 M
$ z# P/ N/ t0 Y9 A% i
由于DDR3的预取为8bit,所以突发传输周期(Burst Length,BL)也固定为8,5 d+ Q) Z0 E* C4 p# s
而对于DDR2和早期的DDR架构系统,BL=4也是常用的,, [' w' [5 `9 S; _% N
DDR3为此增加了一个4bit Burst Chop(突发突变)模式,8 l2 C, H, @+ B( M
即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输," T1 w6 P& N6 s0 \3 i; f4 ]
届时可通过A12地址线来控制这一突发模式。而且需要指出的是,
& r& F0 ?$ S* o任何突发中断操作都将在DDR3内存中予以禁止,
* Z$ L4 d1 Z# U且不予支持,取而代之的是更灵活的突发传输控制(如4bit顺序突发)。2 ]) K. V% R& e5 K! t& v3 L

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发表于 2015-3-14 17:28 | 只看该作者
必须仔细听课。

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发表于 2015-3-14 18:25 来自手机 | 只看该作者
顶顶顶来自: iPhone客户端

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发表于 2015-3-15 12:45 来自手机 | 只看该作者
感谢楼主分享~~~~~

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发表于 2015-3-15 18:06 | 只看该作者
能解释一下DDR4就好
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