Eric Bogatin 书里关于Power Integrity（电源完整性）的疑问

nelsonys

各位大神，以下是截取书里第十三章里的某一部分的内容。在下不明其箇中含义，还望指点一二。
" Q; O1 y6 O. B. p
3 y' m( d7 S+ s& [Chapter 13 The Power Distribution Network
3 K4 r- D) X1 [1 ]* ]. j; ^  E
The loop inductance of the package leads in the power/ground distribution path is in series with the pads of the chip to the pads on the circuit board. This series inductance creates and impedance barrier.（还能理解）
" {+ K7 M8 l* I, S5 c$ _  R0 [
1 C. k, E6 Z$ g" s" i3 E) eFor example, at 100MHz, the impedance of a 0.1nH inductor is about 0.06 Ohm. Even if the impedance of the PDN on the boards was implemented as a dead short, the chip, looking through the package, would see a PDN impedance at 100MHz of 0.06 Ohm. Of course, this is why on-die and on-package capacitance is so important.（什么叫做impedance of the PDN on the boards is dead short？即便把板机的PDN给短路了，芯片还是能侦测到封装的0.06欧姆... 这到底是什么意思啊？短路了板机PDN当然即只剩下封装的阻抗不是吗？？？）
2 s+ X# C% j% I2 I6 }) f: ?
When the interactions of the on-die capacitance are added to the package inductance, the behavior is even more complicated. Figure 13-17 shows the impedance profile the chip sees looking into a board that has a short for the PDN. The impedance profile is limited by the package inductance.（这个好理解，亦即是封装的阻抗主导了整体的impedance profile。但是不是在不考虑板机的境况之下？？）
8 q+ W+ o3 J# U4 a/ r1 d1 W- i
; Y7 G) A; {, z6 k) B" a- o/ aThis suggests that no matter what the board level PDN does, it can never reduce the impedance the chip sees below the package lead impedance. When the package equivalent lead inductance is 0.1nH, the board cannot influence the impedance the chip sees to below 10mOhms at frequencies above 10MHz. (为何不能影响芯片所看到封装的阻抗值？？如果我在板机加一个大容量的电容1000uF不就能把反共振频率推往低频率点，并且降低整体阻抗吗？？)
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TIP When establising the design goals of the board level PDN, the high-frequency limit to where the board level impedance can be effective to the chip is set by the frequency at which the impedance from the combination of the package leads, board vias, and spreading inductance exceeds the target impedance.（我可以推论说上限频率是可变的吗？亦即是只要我加足够大的电容，上限频率就会跟着往左移动？？）

真心求教！

honejing

有什麼好方法能讓我們菜鳥更好理解PDN, 不仿共享一下好嗎?

看書，［Power Integrity Modeling and Design for Semiconductors and Systems］

honejing

回 #16，這樣會有點亂，另起一帖好些。
' h. h# v! U: Z" W
+ c0 `. S1 O$ d/ \: S第一：图1这种阻抗图是怎么测出来的？使用什么仪器呢？（VNA？）另外，at the chip那条曲线在实际中不可能得到吧，一般来说不只能得到on the board曲线吗？
是，用 VNA 量，板級較容易，若要量 Chip 也非不可能，要有很好的量測設計及 Probing station。這圖應是仿真的結果。
1 `7 x  l" i  ?* F1 R, q' u+ n* J
第二張圖是用一個平板等效電容器 (C,L,R) 與一對平板電容的仿真比較，純電容就只有一個串聯諧振谷點正好就與而平板的 T10模態共振吻合，但是平板就還會有更高階的共振模態如 T01, T11, T12 ...如圖諧振頻點所示，也因此產生了一些反諧振點，這是平板本身的特性。
6 K0 r6 N* P9 [0 L4 A. T% p: ]

cousins

其实整个一大篇文章都是在隐晦的告诉你，电容的去耦半径问题。
: K! \0 A  F9 m  x1 S" M为什么板级对package处影响不大，因为已经超出了去耦半径，这时电容的模型已经变为本身的等效高频模型串上一段传输线的等效模型，而超出的这段传输线长度所带来的等效电感使得这部分电容与电感的谐振点出现了向低频偏移的趋势，这样，芯片端所看的高频处的阻抗就已经难以由板级的电容来改善，你可能要通过很多个针对高频的电容并联来达成PDN要求。

( O: D; p! C3 ]* L, @& ~# |/ C( @
7 N& h! s8 s1 ~7 ~

nelsonys

上文中所提的Figure 13-17

nelsonys

还有错别字。板机 是指 板级(board level)

烂泥桑

nelsonys 发表于 2014-1-30 14:11
  |) g+ G$ X* v% l; }还有错别字。板机 是指 板级(board level)

  q, o2 D- t  l
8 h' s. b" D# N, m; c) ~本人最近也在看，我觉得应该是这样的：我先把芯片的核心想象成一个真正用电的东西，那么在他外面与他并联的是on_die cap(我没弄懂什么是

( B3 r5 T& Y4 a7 t6 l) yon_packagy cap，真不好意思)，然后串联了两个电感（就是芯片的lead），然后就是各种decoupling cap、bulk decoupling cap、VRM并联。那个什么

dead short 我觉得就是指板级的PDN网络都短路，相当于都没有阻抗了，在这个假设的极端的情况下从芯片核心往外看所看的最小的阻抗，在on die cap的
. B! U% F; Y+ d  Q+ y
次一级频率下，由lead的电感决定。书上说这个次一级频率是100MHZ。想必楼主也看到了。

% d* D" t7 |# I6 a6 w以上都是我作为一个菜鸟的猜想，没说清的地方，见谅

nelsonys

感谢您的回答。
* ~: h  E4 d* m$ H: b* ]0 Y; O
3 Z5 n8 J5 d+ V, ~& F: Qon-package cap是指在封装上的去耦电容。比如说BGA芯片经常会自带几个去耦电容来减低板级电源完整性的设计压力。
: I* Y' R. q/ J+ d
按照您的意思，书上所讲的不就成了常识了吗？我还花了那么多的时间去揣摩他的言外之意
, H( f7 W: g( b
0 |4 D6 _0 l' ~8 }另外，我在别的资料上看到一篇关于决定板级电源完整性设计上限频率。
“The maximum frequency that could be effectively decoupled at the board level is around 40MHz. That's because at frequencies higher than 40 MHz, the path impedance to the board capacitors is greater than Ztarget"
1 j' Z+ i; V) X% E6 t( R0 p按照以上的意思，假设目标阻抗为0.1欧姆，恰好在40 MHz，延伸至板级电容的阻抗路径高于目标阻抗，因此板级去耦电容有效频率为40 MHz以下。
各位大侠能否解释一下为何？板级电感过高的话，串联更多电容不就能拉低有效电感吗？

烂泥桑

nelsonys 发表于 2014-1-30 17:44
( D  F' g2 u5 Y感谢您的回答。

" P3 ^/ G! Y9 M0 U$ _8 e2 n3 B. f" }- W' Zon-package cap是指在封装上的去耦电容。比如说BGA芯片经常会自带几个去耦电容来减低板 ...

2 R1 z, N6 P, z+ p) O# D, @( F3 Y楼主，帮不上忙，真不好意思。能请教一下吗？这幅图1上面我标的1 2 3 4 四个部分分别代表的是什么东西？
8 i7 N( y2 P* B0 N1 E
我觉得：
3 ^; ?  j% H! h1是：the series package pin inductance 就是封装管脚的等效电感；
! w" s4 G8 r6 D3 Y' v. Y2是：on-package decoupling capacitors 就是你说的存在于封装里面的退耦电容；（是这么理解吗？）
/ G. i7 ?; B& b3是：我觉得是图2里面那些小细线（该叫package traces吗）代表的电感；这个我特别不肯定，还望指教
4是：the on-die capacitance

另外，书上这句话如何断句啊，英文学的差：
* d/ }! m8 o4 z4 D, q: uHowever, as viewed by the chip pads, looking through the package into the board,“ the on-die capacitance and the series package pin inductance and capacitor equivalent inductance create a parallel resonance."就是双引号里面那句，两个and怎么断句理解呢？
, s/ R1 G) y- s/ U3 ~( E" B3 }9 B是说（the on-die capacitance作为一个电容）和（管脚等效电感+所有板子上电容器的等效电感，作为一个电感）构成LC并联谐振，那样吗？

honejing

For example, at 100MHz, the impedance of a 0.1nH inductor is about 0.06 Ohm. Even if the impedance of the PDN on the boards was implemented as a dead short, the chip, looking through the package, would see a PDN impedance at 100MHz of 0.06 Ohm. Of course, this is why on-die and on-package capacitance is so important.（什么叫做impedance of the PDN on the boards is dead short？即便把板机的PDN给短路了，芯片还是能侦测到封装的0.06欧姆... 这到底是什么意思啊？短路了板机PDN当然即只剩下封装的阻抗不是吗？？？）
' h+ q" R1 g% Z+ J; e
" @# Z( ~. n7 d. d5 F 這段是要表明 on-die 及 on-package 電容的重要性，只是 Eric 用的 Wire 電感值得阻抗不夠嚇人 ( 0.06 Ohm)，你感覺不出來。如果舉 LQFP 的封裝電感值可能的範圍 6 nH 來算，則在100 MHz 的阻抗約 3.6歐姆，這也就是說，你的 PDN 目標阻抗要維持諸如 0.1 Ohm ( 或說 < 3.6 Ohm) 是不可能的，即使你把板子設計成完美的 0 阻抗 ( dead short ) 也是無濟於事。這時要在高於 100 MHz 的頻段使目標阻抗降到 0.1 歐姆，就只能靠 on-die capacitor 了。

6 {9 j4 W7 a! Q7 @9 a! w

honejing

烂泥桑 发表于 2014-2-5 12:50
楼主，帮不上忙，真不好意思。能请教一下吗？这幅图1上面我标的1 2 3 4 四个部分分别代表的是什么东西？
; x- G+ m5 v' S6 ] ...

- d5 D: R; x) t* C0 v4 O+ o1 P“ the on-die capacitance and the series package pin inductance and capacitor equivalent inductance create a parallel resonance."


4 {# |- P  d; d2 U3 Z1. ) 你的 1,2,3,4的理解大致上是對的。
( d. {4 F( B- u& F! J6 m2. ) 上句的動詞為 create，所以是 "造成了並聯諧振"，啊甚麼造成了並聯諧振呢？ 是由 on-die capacitance 與 series package pin inductance 加 capacitor equivalent inductance (電容器的等效電感值) 並聯所造成。這裡的電容器的等效電感值可能比較不好理解，可視為串接的電感之後所遇到的第一個電容，它本身會有一個等效電感，若要看成所有板子上电容器的等效电感，免強可以但比較不理想，會造無法分頻段理解 PDN 的概念。

honejing

0 A; B" `* U2 ]2 i8 Y; d. n& c
. U7 W/ n8 _7 R" M: `  eThis suggests that no matter what the board level PDN does, it can never reduce the impedance the chip sees below the package lead impedance. When the package equivalent lead inductance is 0.1nH, the board cannot influence the impedance the chip sees to below 10mOhms at frequencies above 10MHz. (为何不能影响芯片所看到封装的阻抗值？？如果我在板机加一个大容量的电容1000uF不就能把反共振频率推往低频率点，并且降低整体阻抗吗？？)
8 C+ h0 }/ d' S8 I3 R( i
! M7 _4 X. `! j$ @9 v- Y5 A" k 就是因為由 chip 往外看先看到 Package 的電感，使 PDN 在高的頻段就呈現大的阻抗，你加一個大容量的电容1000uF，僅能把低頻段的阻抗壓下來，而無法影響高頻段的阻抗。

honejing

nelsonys

感謝honejing的指導.
/ V7 _. U" w' g5 K
請問能否上傳一下您所貼的Eric的資料呢?

我現在了解了Eric所意指的內容, 視點的不同, 所偵測出的Z也不一樣.
再請問一下, 如果我們完合不考慮Package+Die的影響, 只是試圖降低高頻段的impedance, 為何並聨20個 ~nH的電容也起不了一丁點作用呢? 個人理解是並聯等效電感不是能幫助下拉impedance嗎?
; p. I- n- r& R
6 K3 i4 g% n6 D- W( H0 p請看附圖

nelsonys

上圖的11. 0.33uF x1是優化後的結果, 小弟試圖想把>10MHz的頻段也下就進行了11和12的步驟...
* y" k. J, }- |* I5 F+ ]1 ^. T按照Ohm's Law應該是可行的, 可為什么弄巧反拙呢????

honejing

再請問一下, 如果我們完合不考慮Package+Die的影響, 只是試圖降低高頻段的impedance, 為何並聨20個 ~nH的電容也起不了一丁點作用呢?
9 p* L4 J6 N/ k+ h4 {( K; K& ?
) a' R% O2 N% V/ d不了解你是如何能不考慮Package+Die的影響，高頻段的impedance 不是說過已經受Package 主宰了嗎，在板子上並電容當然沒有作用。
去 Altera down PDN design tool，若你完全弄通會使用這 tool，大慨就會懂了。
http://www.altera.com/technology ... etwork/sgl-pdn.html

nelsonys

honejing, 我明白Package主宰了高頻段impedance, 但仿真時沒法導入package的等效電感對不?
我只是想單純從最基礎的理論理解, 完全脫離PI仿真, 若按照Ohm's Law的話是不是加足夠的電容就能够把高頻段的impedance下拉? 我只是想知道我到底理解錯什麼基礎理論(關於電容与電感的結合)...

nelsonys

想補充一點為何我會提出這個問題的原因:

8 D/ P9 d9 n# n感謝honejing提出的關於Eric對電容產生效用的頻段的理論. 乍看之下, package inductance決定了有效上限頻率, 但從仿真中我發覺到假設VRM的等效電感為1.5nH, 由於它与PDN是成串聯的關係, 感覺好像促使這個1.5nH成了有效上限頻率似的, 當優化PDN到了一定的程度, 追加高頻率的電容根本起不了作用. 我就困在這個點上，不明其理。 顯然是我對基礎的誤知，還望指點一二。