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这段日子不断的学习Verilog HDL 那些事儿和特权的视频后，自个做了一个基于Verilog HDL数字时钟设计，晒一下吧，呵呵，希望各位朋友能指点有更好的方法实现。也希望能与各位探讨学习FPGA的方法及下一步该学什么。0 a9 v# {- l2 X( r( F* Z k/ z
( v2 U- q+ M* V% C邮箱：wen2376@163.com0 F5 h- q0 f) \5 D9 D; u4 ~
QQ:382751526 |
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基于Verilog HDL 数字时钟设计.pdf
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clock_top.pdf
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control_data.pdf
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control_display.pdf
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control_wei.pdf
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miaobiao.pdf
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setting.pdf
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发表于 2013-8-13 12:04
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