时钟发生器

微笑的记忆

1、时钟发生器clkgen利用外来的时钟信号clk生成一系列时钟信号，clk1、fetch、alu_clk，并送往cpu的其他部件。
4 c1 i, t' N# A2、其中，fetch是外来时钟clk的8分频信号。
3、clk1信号用作指令寄存器的时钟信号。
4、alu_clk则用于触发算术逻辑运算单元（8位）。
& S' z2 E9 V( p- Y2 _2 Y- {9 ~9 N
按以上要求用verilog写出时钟发生器。

# U, p- Q; F% A9 d, Q+ X* I以下是我写的，但是呢，其中的alu_clk不知道要怎么写。请教大神，还有，如果代码写的不是很规范，写的不是很简洁，请帮改下，或许你的一句话就会帮我打开一扇窗户，让我更加了解verilog。谢谢！{:soso__187047450382421961_3:}
module clk_gen(clk,rst,fetch,clk1,alu_clk);
+ X* ?& p! V" O: n! Y; }input clk,rst;
output fetch;            //clk的8分频，用来控制地址多路器，输出指令地址与数据地址
output clk1;             //控制指令寄存器，累加器，状态控制器的时钟
4 ^, ^5 g0 R. m9 X; z; G0 g. s- Goutput alu_clk;          //控制算术逻辑运算单元的时钟
reg [2:0] count;
( ]" t4 ]& p2 z$ Lreg fetch;
# f: i* [; ~5 E/ U+ f  {3 Hreg alu_clk;
/ k4 E7 q  j9 p  H$ s/ `9 g//reg [2:0] N;
//reg clk1;
assign clk1 = ~clk;       //原输入，原输出
parameter N=8;            //对clk进行八分频处理之后赋值给fetch
, i3 q+ i6 x  ~3 Xalways @ (posedge clk)
, L" C+ }2 l9 s7 d+ `' W0 V+ [1 ~        begin
                if (rst)
                        begin
                                fetch <= 1'b0;        
                                //clk1 <= 1'b0;
8 |0 E: s8 ~, `" t' q) Z                                count <= 1'b0;
                                alu_clk <= 1'b0;
                        end
( B; A) d$ h8 b. S! ]        else if(count<=(N/2-1))
) g% `) g1 p& t) X/ U: ]0 G2 G- l+ ]; j                                count <= count + 1;
5 [0 E* q, X( F6 E8 t, b        else
                        begin       
7 x8 z. ?/ K* Q2 R                                count <= 1'b0;
                                fetch <= ~clk;
                        end
        end
9 V1 S! l2 }7 J2 v1 W       
5 ], N2 X& C& }. h. vendmodule