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没有原理图可以直接用Allegro画PCB吗?

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发表于 2012-1-12 11:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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{:soso_e149:}
  p. H5 m& x7 v2 }/ R8 qRT,没有原理图,没有netlist,可以直接用Allegro画PCB吗??' `- J! b8 M# U9 a+ y
如何导入(或说放置)元件呢?
; T& {$ x7 s% u6 A0 D! n. {8 R( w
" L  E0 U7 f2 |' V6 T# d0 {望解答~
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发表于 2012-1-12 11:40 | 只看该作者
貌似不可以!!你没有属性和网络怎么布线!

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发表于 2012-1-12 13:33 | 只看该作者
完全可以而且很简单
4 k2 @. {  @6 O& d1.在allegro中logic->part logic
: ?& n# s$ i" Q7 @% z, A+ R4 A$ x6 P正确添加一个component 注意要填写ref和device属性
$ w/ K! Z9 R! `2.在place manually把这个器件放进来
6 |! x/ a% B7 K! @) _这个时候这个器件上的pad都是dummy net这个时候我们需要分配网络1 C" z5 f9 e& ?
3.logic->net logic 右侧options面板中选择一个网络然后assign给pin就ok了
: y. g* w) [% K; r3 L0 c% ?# A2 l

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 楼主| 发表于 2012-1-12 13:58 | 只看该作者
szc1983 发表于 2012-1-12 13:33 6 b& o) |9 B. r7 V0 n: ~
完全可以而且很简单+ M' |. ~. t  _8 n' a0 i
1.在allegro中logic->part logic( v8 Q5 s* X7 |" D- _9 U# Z
正确添加一个component 注意要填写ref和device属性
- T4 c) a0 _& [ ...
! A6 m# Q. `, S; }+ \/ B7 @( @  E/ Q
by default this command is disabled to prevent inadvertent logic changes. To enable invoke the environment editor and search for environment variable logic_edit_enabled.
( U% d5 P1 f- w3 Q( G, o, F% g: ]' A  k
出来个这个。。调环境变量么?

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发表于 2012-1-12 14:01 | 只看该作者
physical package

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发表于 2012-1-12 14:02 | 只看该作者
user preferneces editor
- N2 d4 [+ [- z; k& v6 x; Llogic_edit_enabled   打勾

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 楼主| 发表于 2012-1-12 14:09 | 只看该作者
szc1983 发表于 2012-1-12 14:02
: P; x  c+ y9 a  zuser preferneces editor3 }1 i2 ^2 ^7 ?7 |/ U3 n5 z
logic_edit_enabled   打勾

8 O  d$ [6 ~* Y* w0 p% U( r  F{:soso__6616502278510265745_3:} ok找到了~谢谢。
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