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有关时钟抖动

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发布时间: 2011-4-8 08:58

正文摘要:

大家先看看这个帖子 6 H( J# y# _, v2 ohttps://www.eda365.com/forum-viewthread-tid-34298-highlight-%B6%B6%B6%AF.html ! q. j1 N+ W# _8 N+ ]. o: n% S5 R" l, y9 r0 X7 r 大家可以重点思考一下,时钟DCD从何 ...

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honejing 发表于 2011-4-10 10:00
文中所提 DCD 的由來與幾個防治方法,清楚易理解,但是除了這幾點外,在高速的 channel設計中,是否還有其他會引起 DCD 的因素?$ ~3 @9 ]7 I8 Q1 a) [& N: {7 i0 k
5 M# ?7 \9 D, R8 v
Common causes for duty cycle distortion (DCD) include trace mismatches (differential signaling), or mismatches in either the push-pull transistors on the driver and/or receive threshold mismatches. Minimizing jitter due to DCD involves using careful layout techniques as well as selecting good clock buffers. Some effective countermeasures for crosstalk include using differential signaling and shielding.
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