Allegro输入网表后出错

liyabing

敢问各位大侠，小弟近日使用Capture CIS进行原理图设计，完成后输出网表，并想通过Allegro进行PCB设计。但
Allegro输入网表后，出错，显示如下：
0 B8 \7 _4 s" iProblems with device 'MC74LCX125_0_14PIN, TSSOP_IC_MC'. JEDEC_TYPE property '14PIN, TSSOP' is illegal:
% v2 |8 [' A" p. m( }'Package name has invalid characters or is too long.'.Device 'MC74LCX125_0_14PIN, TSSOP_IC_MC' has
library errors. Unable to transfer to Allegro.
! j$ z. i6 h* g1 c( M) k所以有以下几个问题：
# \! |/ z* b, w/ d( S* n1) 如何解决以上问题，是CAPTURE CIS里定义的封装和 ALLEGRO所提供的封装不符吗？
) G  D: d8 ^! u& g# b2）Capture CIS生成的元件库，在Allegro导入网表后会自动将Capture CIS元件库里的元件转换成可以在Allegro里摆
# ~8 _) v5 e# o4 L1 e' B放的元件吗？
/ {5 c6 |% G+ H: ?2 X& H. F3）Allegro里提供的“Part developer”工具也会生成原理图里元件封装，与Capture CIS生成的元件库有什么关系？
4）Allegro里提供的“Part developer”生成的库是否能用到Capture CIS的设计中？
5）Capture CIS里摆放库里的元件有两种方法：“Place Database Part”，快捷键“Z”与“Part。。。。”，快捷键
“P”有什么联系和区别呢：
0 u+ W+ A( h( ~1 {( I1 T( t5 E烦请大哥大姐帮我解决此问题，感激不尽。

numbdemon

原帖由 liyabing 于 2008-4-17 16:11 发表
! c" _) \$ w, t& i) n3 `敢问各位大侠，小弟近日使用Capture CIS进行原理图设计，完成后输出网表，并想通过Allegro进行PCB设计。但
Allegro输入网表后，出错，显示如下：
Problems with device 'MC74LCX125_0_14PIN, TSSOP_IC_MC'. JEDEC_ ...

你这帖问题还真是很多阿

numbdemon

1) 如何解决以上问题，是CAPTURE CIS里定义的封装和 ALLEGRO所提供的封装不符吗？
# U- I2 y- S* b; W- e$ P8 X0 Q===>原因是你的封装名称或者Value里面有非法字符，不能出现“.”或者"("之类的
EDA365专业PCB设计论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计. W8 A6 F4 V* ]# W8 q# H0 C8 w

numbdemon

2）Capture CIS生成的元件库，在Allegro导入网表后会自动将Capture CIS元件库里的元件转换成可以在Allegro里摆EDA365专业PCB设计论坛网站|PCB layout设计|高速PCB设计|SI|PI|EMC仿真设计) h' ~' ?2 R0 t. O
放的元件吗？
===>回答是：不能！CIS的元件库和Allegro的封装库是两码事PCB设计论坛网站5 \. k2 |0 b0 L# R, ]，
8 K  m; [$ @2 W9 ^- F( nCIS的

numbdemon

3）Allegro里提供的“Part developer”工具也会生成原理图里元件封装，与Capture CIS生成的元件库有什么关系？
! Q& ^% G: a) H9 }+ I& U4）Allegro里提供的“Part developer”生成的库是否能用到Capture CIS的设计中？
' Y3 [; z( d! Z' s: Y! M+ z===>没有关系，无法使用，CIS必须得使用.OLB的元件库

numbdemon

5）Capture CIS里摆放库里的元件有两种方法：“Place Database Part”，快捷键“Z”与“Part。。。。”，快捷键
“P”有什么联系和区别呢？
===>使用"Z"则是使用CIS的数据库功能，"P"只是使用元件库功能
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) u- p# g* X/ E

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