Cadence16.X中Verilog file如何支持Pspice仿真

zrkdzsj521

目的：设计了一个驱动控制电路（包含了触发逻辑功能，较复杂），打算用Cadence-Pspice仿真；
3 A4 g6 {0 j+ j/ s5 e: {9 K方法：驱动和实现通过分立器件（电阻、电容、电感、MOS管、隔离驱动IC等搭建），逻辑触发功能打算通过编写的Verilog代码去实现（如果用数字电路的话，太复杂了）；


目前问题：不知道如何通过Cadence新建的Verilog file，实现生成.lib库文件（.olb符号库文件已经会生成了）；
% V3 {+ D/ o) F3 X
2 _# K/ c% @2 o- x. i  V
其他问题：基于Cadence这类硬件仿真的电路，有其他较为简单的方法去实现Verilog（或VHDL、或C/C++等）与硬件电路的联合仿真吗？
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( d7 I" Z) u7 P% O& {, o
当然也有比较强力的办法：自己已经知道触发逻辑的功能，按照IBIS、Pspice的规范，自己编写相关的模型，这个办法肯定是可以的，不过难度挺高。


' n$ [  Z5 ~4 ^- K5 W! T求大神指导指导，谢谢。