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标题:
Verilog中module之间连线问题
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作者:
liuchengyun
时间:
2018-2-5 15:07
标题:
Verilog中module之间连线问题
请各位前辈解答一下，为什么在连线时rst_n前有个感叹号？我老感觉是写错了，但是compile时也没报错，谢谢！
* K8 p& {8 c0 t- V6 F6 ?* _# ?
input rst_n；
& h% s8 R; z- z4 R6 |
3 R4 z. E' |0 P
EFB_UFM inst1 ( .wb_clk_i(clk_i ),
' ^2 B& y3 Y! }
.wb_rst_i(!rst_n ),
K7 j Z" j/ B. u( V, a
.wb_cyc_i(wb_cyc_i ),
3 F( _1 C3 ], q$ I: |$ |9 V
.wb_stb_i(wb_stb_i ),
! ^' m3 b3 o& ^5 e) P0 E( e4 l) ~
.wb_we_i(wb_we_i ),
# ~6 t2 P: A+ t. h1 T) k1 o/ C
.wb_adr_i(wb_adr_i),
) h& c8 c' e+ u W2 L4 m% p
.wb_dat_i(wb_dat_i ),
! u8 e% Z" N; Q% J1 g; R6 {, T
.wb_dat_o(wb_dat_o ),
% Z/ t- r1 Y! C, ^* ]9 \! Q
.wb_ack_o(wb_ack_o ),
/ m% Y8 W4 e* L g1 z' a1 e4 a
.wbc_ufm_irq( )
; S- N+ d& |9 k: P ^3 ^
);
$ j5 i0 b! o( x7 g& c! F
2 H4 j5 a( Y& y& H2 q0 v: r; Q
作者:
liuchengyun
时间:
2018-2-5 15:08
在线等
作者:
djadfas
时间:
2018-2-10 09:28
取反 高电平有效
作者:
mhssm
时间:
2018-2-10 16:06
对RST_N取反， 是一种条件的判断， 建议你看一下 Verilog语法
* @- Z: R, `) q2 j: C0 y/ t
作者:
micdot
时间:
2018-3-14 16:25
学习一下，谢谢！
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取反 高电平有效