线间距对信号影响大还是阻抗匹配影响大

第五江涛

   如题，比如DDR4差分走线周围空间不足，差分对线宽线间距20/47um，差分对与周围信号的间距25um，应该优先保证差分对的目标阻抗，还是优先保证差分对于周围信号线的间距，牺牲掉差分对组内的线间距，哪个影响大？
7 U  @9 H5 `: K2 @5 ^" {# b7 i

GHOST

个人觉得楼主的现在的情况是特定的环境下，布线空间是有限的，但是又不得不布线。不是说哪个哪个重不重要的问题。
就类似我们有视乎碰到的PCB LAYOUT根本做不到常规做法的，如果和客户区沟通，有些会适当放宽，有些硬件直接扔一个规范文档过来，问题是这些文档要求难道我们没有嘛?? 现在需要的是一个能解决当前困境的方案，不是说说拉开间距，都重要就好了，要是能拉开间距，有空间布线，这个问题还存在吗？晕
正如9楼上所说的，阻抗可以适当放宽，跑不了太高的可以降频来，还可以有测试的可能，而窜扰太严重的话，线做出来是不能动的，调都难调，估计直接GAME OVEER都有可能，相对比来说，窜扰才是主要矛盾，适当折中一下最好。做出来的如果保证不了100%OK的，先保证是能调试用的，发现问题可以在下一版改版（也许会问，为什么这次不改？这些涉及到结构的问题，不是LAYOUT说怎么弄就怎么弄的，万一折中方案调试出来OK呢？ 而整不出来就更有理由要求改了）

soin

依楼主提供的数据来看，串扰的问题会严重些

) A# Y: G/ e( C4 g3 l+ {如果单纯讨论阻抗控制与串扰哪个重要，其实是该分开来谈的
2 n* l# e. Z  R( }, j以差分线来说，阻抗控制的问题是远小於串扰造成的问题
& m5 N, O+ i' x1 P! _. ?' f- c如果差分线100ohm来讨论，通常允许正负15%的误差
3 r2 K+ }7 ^& ]1 M* V6 d那就是正负15ohm左右，这是相当宽松的限制
7 A9 z9 P5 i9 c3 D. h8 g. E5 G4 m
至於串扰问题，依照差分线的特性，是可以消除某程度的串扰影响
当P/N很近，收到同个串扰源的影响接近，可以透过差分消除
' ^, `  R! L5 q& F但当P/N过大，各自串扰差异越大，越难消除，就会让讯号产生正负不对称

4 R4 t: B. f0 Q6 t. \另外除了自身受到干扰的问题，仍必须探讨差分线干扰相邻单端线的问题
DDR的差分线周围通常伴随着同个byte的单端资料线
2 e9 t5 C& S* I* i3 Q8 U% c虽然差分自身可以消除耦合过来的串扰
但相邻的单端线却无法消除
* j. K+ m8 ~8 W0 j; I所以差分自身没事，但相邻的单端却遭殃了
) p3 v6 Y, t# ^! B* Y) `. b) |

deficit

wxwxw 发表于 2017-11-13 12:43
7 s" H/ @" c1 I/ p这个其实没办法哪一个更重要，而是怎么选择妥协。这个时候就是仿真软件的作用了，用不同的参数做个仿真看结 ...

% G! k/ R% b4 N# w6 F想问下这个案例如果仿真对比的话，怎么仿，推荐用什么软件啊？
提取整组DQ的S参数，搭模型看阻抗和串扰吗？
# r5 ~- l$ b' t; b$ t

菩提老树

其实这个问题应该是问串扰重要还是阻抗匹配重要呢！我想说的都非常重要。

wxwxw

这个其实没办法哪一个更重要，而是怎么选择妥协。这个时候就是仿真软件的作用了，用不同的参数做个仿真看结果可能是最有效的方法。

shark4685

这个要看裕量啊

botao-1987

串扰和反射都重要，都需要避免

GHOST

这个差分对间47um,离旁边才25um,谁和谁先耦合啊？？
7 M) I4 |# T8 a* t# J做不了可以妥协啊，36欧的线宽太粗了，就弄40 左右  间距最好拉开
; e  `/ k: M/ Q0 W% i9 d
6 G/ `! V. n; h5 {
* C2 a. c" o& M4 y% J& s* y* ?/ S3 o' l

icebluexiong

优先保证阻抗

liling92zdh

两者都需要考虑吧，25UM太近了，两者阻抗都稍微偏离一些，尽量拉开一些间距吧

无痕03356

你这个应该是串扰和阻抗的问题吧，我觉得需要仿真一下，来看看具体的影响

7878678

串扰和反射都重要，都需要避免

zimomama

学习了各位大神

zcs525

串扰影响大