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标题: 2017年7月9日公益PCB评审报告节选 [打印本页]
作者: EDA365QA    时间: 2017-7-11 09:48
标题: 2017年7月9日公益PCB评审报告节选
1.  485信号线没走差分.! {5 l) H6 h3 R) x: @! b" S
3 ~- V- R( g2 \! B  K/ p6 |
作者: EDA365QA    时间: 2017-7-11 09:50
2.  GND布线加粗.6 b# L: T. |& h. R' \
4 m$ e+ G8 l8 Z5 p
作者: EDA365QA    时间: 2017-7-11 09:52
3.  PCI信号线超过要求1500MIL.
  {! D9 e3 }; L: b2 |+ ?" Z
  \- {6 g  ^+ A
作者: EDA365QA    时间: 2017-7-11 09:54
4.  隔离器件下不要有铜和线.* t1 }, c+ r1 A+ r7 m8 |

" M/ ]) j: c1 j5 V6 v
作者: EDA365QA    时间: 2017-7-11 09:58
5.  光耦器件前后隔离.1 Q* W$ U5 \2 l! X' _7 H
作者: EDA365QA    时间: 2017-7-11 09:59
6.  光耦器件下不要过线.) v/ N8 V- P0 H" m5 P
, h8 [. ~( O# d+ l/ ]4 N9 m
作者: EDA365QA    时间: 2017-7-11 10:00
7.  金手指的信号线参考面不完整.
  ^# J, \: N% s( H7 n8 ?7 O / e* Y' _! i1 j  }5 U) X
作者: EDA365QA    时间: 2017-7-11 10:01
8.  跨分割了.
; l0 A2 E8 T8 Q$ J) y3 z0 C3 s # M+ @: K. E; i2 @5 l, c& Q* i/ Z
作者: EDA365QA    时间: 2017-7-11 10:02
9.  平面应该铺24V电源地，不要用保护地做参考面.
9 R* E* T: ?. L5 Y- _6 c
7 I+ o3 `1 W; _! y/ D: z. D8 ?$ F
作者: EDA365QA    时间: 2017-7-11 10:03
10.  运放部分信号线按模拟线加粗.1 o7 n  ?' m% y$ ?1 Z
4 J; Z' a% U# h( q2 K2 H' T" t
作者: 小千    时间: 2017-7-11 10:45
EDA365QA 发表于 2017-7-11 09:549 t2 _. V" d2 q0 J+ G
4.  隔离器件下不要有铜和线.

" |) o+ ^! D& n, m! r7 G% p" V! W哪些器件属于隔离器件？
# B0 c$ _" q& @5 B2 q
作者: 小千    时间: 2017-7-11 10:48
EDA365QA 发表于 2017-7-11 09:58
* `, h' y0 X% J* E5 H7 L) S5.  光耦器件前后隔离.

6 l/ d+ }/ d0 f- E' K8 ~  N0 U光耦器件的前后都是指哪部分，要怎么做到隔离？6 j! {2 A$ r- V- y
作者: 小千    时间: 2017-7-11 11:27
EDA365QA 发表于 2017-7-11 10:00
' t3 M# a: `7 Q" f! J, h$ w7.  金手指的信号线参考面不完整.

  v; E+ Q  D5 Y! `/ a! O$ e我们以前公司处理金手指的时候，也是把金手指下面的内层挖空，防止铜皮外漏导致短路。只是一般只挖空到金手指pad下面，不会像图中挖空那么多。
; `1 v2 \9 L* D
作者: 小千    时间: 2017-7-11 11:32
EDA365QA 发表于 2017-7-11 10:02
  }5 V2 C! [4 o3 z# R7 I  G( s9.  平面应该铺24V电源地，不要用保护地做参考面.

: Q; [2 u6 w, s& H这个问题没有看明白？？？
0 t1 T* F; k8 ?
作者: 小千    时间: 2017-7-11 13:37
小千 发表于 2017-7-11 10:48
) C) F% d) a) D6 D2 d% b. T光耦器件的前后都是指哪部分，要怎么做到隔离？
. h1 Q$ V, Y; g: a( g
thanks - H+ h% L2 o* s
作者: 卢磊    时间: 2017-7-13 08:18
EDA365QA 发表于 2017-7-11 10:030 \1 A/ u+ j3 a# V; f1 z+ Y
10.  运放部分信号线按模拟线加粗.
; M- I& k- Y4 i; ^2 e7 [7 t5 f
8MIL吗，为什么模块信息线就要8MIL以上6 y+ l6 e. l2 _
作者: feitianjingjing    时间: 2017-7-19 16:24
EDA365QA 发表于 2017-7-11 10:02( J5 q+ P3 b; X: |$ W4 K* v$ E
9.  平面应该铺24V电源地，不要用保护地做参考面.
$ C, L% i5 M' b+ ^
这个应该是原理图的问题吧？少加了tvs保护管？所以都弄成一个地了？
* M. g) C$ [* t2 X: Q, c) G; o, @
作者: feitianjingjing    时间: 2017-7-19 16:30
小千 发表于 2017-7-11 11:32
- c* X- d. n% d" W; k2 I2 z这个问题没有看明白？？？
5 z% i- {$ |5 Y- `6 [* d
所以我觉得这个是原理图设计有问题，没加tvs保护管。: L9 o0 E. R2 X4 Z' E& d




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