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为什么滤波电容的阻抗需小于芯片动态阻抗?

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发表于 2015-6-7 18:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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0 d2 V; {! }, ]
正在读王剑宇老师的《高速电路设计实践》一书,其中关于举例2-12有一句描述说“要求滤波电容阻抗小于芯片阻抗”。滤波电容阻抗和芯片阻抗是并联的关系吗?怎么理解这句话呢?求大侠们指点。谢谢!
+ u( z. i  U' D( U  \+ j2 I# H1 h1 m# v- d( ^; q
; e! u4 g* S- w
. e6 p$ K+ M  g6 x
9 M' A+ x- j% D# ~6 n
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发表于 2015-6-11 10:06 | 只看该作者
weichen743 发表于 2015-6-10 20:13) v$ ]& H6 B" @  C: _2 q  k
我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只 ...

- ~2 A5 ]" k# r; Y" g5 N我的理解如下:
( S: c/ a6 c1 _! o1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所需要的电流是在0.25A-0.5A之间。
" s! [' }6 A  B+ l2 文中说的电压的波动取5%,也就是他所允许的或者叫可以接受的电压波动是1.8V*5%=0.09V.  C+ g* e8 ?, C" j
3 这就要求电源在提供波动电流的同时必须满足纹波的要求。( c+ B  @: ~( J- x3 Y, W
4 文中的意思是通过计算目标阻抗或者叫动态阻抗,来反推电源滤波电容所需要满足的要求。. o' o! J& O6 E! B9 e9 n0 y

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非常感谢!分析的很到位!  详情 回复 发表于 2015-6-11 21:56

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发表于 2015-6-8 11:01 | 只看该作者
就是电源阻抗小于目标阻抗。

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 楼主| 发表于 2015-6-8 22:35 | 只看该作者
给力~~多谢点播~~

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发表于 2015-6-9 18:02 | 只看该作者
按照这个人说法就是:电容的ESR和I/O的内阻构成了一个分压网络,但ESR比I/O内阻越小,噪声信号被分压的越厉害,就等于噪声得到了抑制?

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 楼主| 发表于 2015-6-9 20:54 | 只看该作者
我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降,使电压更有效地传递到负载端。这个是在Altera PDN工具里看到的一张图,通过电容网络和PWR/GND平面,降低在动态电流变化最大时的目标阻抗,从而降低DC drop。
4 j4 E# A9 m" @- f- G 7 ?. Q3 \! h# i( j+ a8 J& E% m# f. u! `

2 p+ F* c5 y& H8 y$ n9 y/ Z  A理解不一定正确,欢迎指正。8 w  _6 t5 f" P- C/ ]/ ?

点评

理解的非常到位! 就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。 负载的电流变动,产生了di 而负载的电压波动要求,限制了纹波的要求。 假设不考虑或者电容足够大,忽略电容充放电的影响。 那么就只  详情 回复 发表于 2015-6-10 11:47
说的有道理!!!!!!!!!  详情 回复 发表于 2015-6-9 23:57

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发表于 2015-6-9 23:57 | 只看该作者
weichen743 发表于 2015-6-9 20:54) B1 B1 s# P4 p$ u* K) N
我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降 ...

; o9 M; p- _( \7 M+ u2 v7 o: e说的有道理!!!!!!!!!
4 \9 {5 I1 L( g( V2 _, V1 L$ `

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发表于 2015-6-10 08:43 | 只看该作者
路径的问题,阻抗小,那个回路优先,干扰的纹波直接从那回到地,而不经过IC
时常捡一点过期狗粮,勉强度日,毕竟生活总要继续

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发表于 2015-6-10 11:47 | 只看该作者
weichen743 发表于 2015-6-9 20:54& C4 g% \- r9 f  v, E" V
我觉得应该是通过电容网络降低在动态电流变化时,由于电源芯片本身电阻/电感,和走线电阻/电感所带来的压降 ...

! A- M; X" |( t+ Y* l理解的非常到位!4 E/ f7 _9 l  F, G( r8 m
就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。% J4 P" ]1 j- g+ a# i! p) K
负载的电流变动,产生了di
' u2 H' A5 Q( e, c0 \$ v  A而负载的电压波动要求,限制了纹波的要求。+ k, `, i: U5 m
假设不考虑或者电容足够大,忽略电容充放电的影响。/ ~) x! r' F7 k8 Q8 e( `
那么就只有ESR*DI的影响,这就是可以看作电源阻抗低于目标阻抗(动态阻抗)的要求。
# N1 ?  h) ^( O3 u9 _

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我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只是接收端。有点不明白文中为什么那么写。  详情 回复 发表于 2015-6-10 20:13

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 楼主| 发表于 2015-6-10 20:13 | 只看该作者
fallen 发表于 2015-6-10 11:47
% `2 `# M" v* w. W8 u: n. C理解的非常到位!1 k! n, ~: W. ?& T8 W5 e6 p- w* l
就是那个意思,参考BUCK的输出纹波电流和电容DCR的计算。
4 J4 b$ a: O$ Z/ y8 i负载的电流变动,产生了di; X3 B2 M, G, ]$ \+ ^3 Z
...
; [. f: ?9 v+ X
我觉得从电源芯片这端好理解。不过文中所提到的芯片感觉是目标IC端,它的动态阻抗感觉不在传输路径上,只是接收端。有点不明白文中为什么那么写。* o# h( \8 K8 T, Y
7 `- w9 g6 A/ X2 @

点评

我的理解如下: 1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所需要的电流是在0.25A-0.5A之间。 2 文中说的电压的波动取5%,也就是他所允许的或者叫可以接受的电压波动是1.8  详情 回复 发表于 2015-6-11 10:06

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 楼主| 发表于 2015-6-11 21:56 | 只看该作者
fallen 发表于 2015-6-11 10:066 C0 b9 A% B& v
我的理解如下:' \1 r, o; o! q2 Q( ?) g; T# l* X
1 文中所说的,FPGA的IO电流IMAX=0.5A,而电流的波动是50%,也就是0.25A,则我认为他所 ...
$ n/ v8 g) J) [1 ^" c/ M( Q
非常感谢!分析的很到位!, w& r' H( J) w: G: t
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