一起来学FPGA [学员召集中...]

oxygen · 发表于 2009-4-15 20:25

开这么个帖子，怎么大伙报名积极外，都没有下文呢？？

tigerish · 发表于 2009-4-16 21:51

我要参加！！！！！

yoghourt · 发表于 2009-5-4 16:31

好就没来了，帖子都找不到了。

看样子这样的方法不太容易实施啊。

最近一段时间在做FPGA的开发板，这是我的博客，http://blog.ednchina.com/yoghourt/，整理了一些基础FPGA的知识，大家有空去看看，初学者，整理的不好，希望大家多提意见。

jinxinjia · 发表于 2009-5-5 20:05

加我一个~

chengang0103 · 发表于 2009-5-6 16:25

算我一个。我们现在开了verilog课，我对这个感兴趣。

chengang0103 · 发表于 2009-5-6 16:27

版主开个群，搞起来了。

weign · 发表于 2009-5-11 10:13

我用lattice和actel公司的产品~对xlinix的产品一点都不了解~

刚入门啊,想报名参加~

如果这轮不行,下轮也可以~

pansa · 发表于 2009-5-14 13:50

初学者,怎么报名呀?

pansa · 发表于 2009-5-14 13:50

楼主还是建个QQ群吧,这样交流比较方便!

锐风 · 发表于 2009-5-14 19:30

恩，我觉得也是，先建个群吧，不然人员太散了不好管理。。

oxygen · 发表于 2009-5-17 11:16

115# 锐风
MSN群如何？

Iphone · 发表于 2009-5-17 14:52

首先，VHDL系统级描述能力更强，适合超大型系统设计，它属于强类型语言，
verilog底层描述能力更强，适合晶体管级设计，属于弱类型语言；
我只用过verilog。
第2点是肯定的，不过器件更新太快了。
第3点，我觉得使用状态机可以完成很多设计，如果可以灵活使用状态机，那么就算过了入门阶段了。
第4点，我也在探索，还恳请高手指教，嘿嘿
说得不妥之处，请指正！

plaserjet · 发表于 2009-7-9 19:47

时序设计的确是FPGA学习中非常重要的内容啊，支持一个

qisaiman · 发表于 2009-7-12 10:50

我也想参加怎么报名

weign · 发表于 2009-8-20 11:17

我有兴趣...

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