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楼主: jimmy
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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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 楼主| 发表于 2013-11-25 09:45 | 只看该作者
请问MASK点是不是只能放在主板上,不能放在工艺边上呢?6 k3 w3 L1 Y8 K8 s- t! u! T
2 u. L& X, ]0 D! k1 W, V+ b
- Z" n! R7 z: W) Z  t2 t
jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。
  _* L5 C! X1 n" V+ W& I4 ]" Y$ p2 ?1 U  Z9 T4 p
因此MARK点对SMT生产至关重要。
- b) a# I6 q2 \  z1 R) n$ T! E. b% r! Q
MARK点按功能作用可分为以下三类:单板MARK,拼板MARK,局部MARK./ a& _& U/ \4 B" _) h- c# r2 y
! P" D( U2 Q& V6 ^7 k& e! W
你说的放在主板上的MARK点是局部MARK和单板MARK,这是必不可少,必须要放的。
$ z* t8 y; M' s8 h% a
) q+ e" i0 T7 E; y如果有拼板,工艺边也要加MARK点。
. k" Z( v& Q- d1 Z' G* C4 e$ d
( E& x+ n. G0 C" Q

* U# `. ]  k. k. B/ x& N" u) b7 U$ p+ ]

9 o* D9 t; M9 J& n看到有些教学写说不能放在工艺边上,可是如果主板没空间可放要怎么办?9 x% K+ O" ?, g6 o9 P

2 _; G, [0 ?, z6 z2 |8 O& q$ Cjimmy回复:如果主板空间实在非常非常紧张,可以将MARK点做小一点,不要外面的保护环也行。实在不行,就只能在工艺边上放了。$ e4 K1 L: _% z% D% c( c+ R( H
( Z- L* e# {) M
还有请问SMD 的CPU各位有加上MASK点吗?
( l% _: ]1 L' j# C7 n. W% [+ s& i/ U7 N8 _, J+ x
jimmy回复:如果小于0.5mm pitch的QFP,CSP或小于0.8mm pitch的BGA必须要放。5 H2 Z2 T) x2 C) `3 s, Z
+ C# F% h0 ]) _+ X+ \. a
有人说要加上,有人说没差别,到底需不需要加上呢?
& R& W6 {4 |: I' y9 n  s1 {
0 X% w. I! z5 |) c4 l9 c" {jimmy回复:MARK点也叫基准点。为装配工艺中的所有步骤提供共用的可测量点,保证装配使用的每个设备能精确地定位电路图案。4 q. B$ P9 ?9 h8 J! o

+ ?) F: \* J5 p7 Z' H6 [因此MARK点对SMT生产至关重要。必须要加。
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 楼主| 发表于 2013-11-25 09:48 | 只看该作者
lht-tz 发表于 2013-11-23 16:15
3 t9 X, E" Q' ^: A3 D. Y9 kJIMMY你好!
0 \4 V1 H& m# Y0 z  K* n1 l8 `. T

+ F8 p) G+ g" x" n9 u
/ p/ \4 S& F6 ?/ {0 |; |9 j( O0 \4 _如果原封装是最大层,使用时也需要设置为最大层。! P- G" z* l5 |$ a
+ C' d% v/ u! c' r
做库时不建议使用最大层,没有这个必要。' `+ `6 Z; p$ U1 V2 h# {
, A* B9 W& N, t
比如丝印层原先是26层,做成最大层后就变成126层了。不符合工程师的常用设计习惯,增加了光绘文件出错的机率,也不利于这个封装的循环使用。
( U) e: B4 n, k
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发表于 2013-11-26 10:23 | 只看该作者
jimmy 发表于 2013-11-25 09:482 w8 X* r6 y" h- r1 g8 F4 V0 j
如果原封装是最大层,使用时也需要设置为最大层。' c8 a0 [. t, g% d% S8 H/ ?

: I2 S  i0 ?; ]7 }0 ?) V做库时不建议使用最大层,没有这个必要。
. s" q4 n+ c/ k, l4 E
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示的那种情况

QQ截图20131126100822.png (12.4 KB, 下载次数: 0)

QQ截图20131126100822.png

QQ截图20131126100948.png (5.3 KB, 下载次数: 3)

QQ截图20131126100948.png

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DRO后,回车,再试。  发表于 2013-11-28 10:42

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发表于 2013-11-27 09:40 | 只看该作者
yanyeh89 发表于 2013-11-26 10:230 R3 g6 `2 B- z* C* p2 {. K
Jimmy请问下这个是什么原因啊?在layout中器件不能移动,选中之后就放不下了,在rounter中出现了截图所示 ...

* ?% q( o3 n4 Y键入DRO后,回车。
( z, Q( e7 E+ S  O
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发表于 2013-11-28 11:32 | 只看该作者
jimmy老师,看了IPC的板子,0 F  K# L) ]) [2 U5 T- n

  @0 b  M- R  ^$ Q" A$ d看到上面DDR3的地址线A[0;14]分成了两组走线,
7 w1 a; Y7 E4 w% I; m  _4 K
% ?5 {9 p  x9 ]1 w不是说地址线要在一组走线吗,有点疑惑

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同组。书上有详细介绍。  发表于 2014-1-22 09:01
谁说要在一起走的?你让他帮你走。  发表于 2013-11-29 17:37
听党指挥,能打胜仗,作风优良

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发表于 2013-11-29 10:46 | 只看该作者
本帖最后由 jimmy 于 2013-11-29 17:42 编辑
1 {8 E+ q) t  [; ]
$ Y8 F, ~! a/ U* z$ zLOGIC中的hierarchical有什么用,如何用?% e/ e/ i* n6 {) x) B7 }
logic中可以分成很多页,再多的元件也没有问题。我觉得这个hierarchical与页没有什么不同吧。
$ {8 O9 U0 A2 P6 j: o( L8 p" W
! _/ M' B" f$ m& \, K% r2 f7 e请楼主出来解惑。多谢。3 X. x3 p  S+ F( S, ^; V4 {) R

0 A4 {7 c6 |( Q" X& ^. Z9 ]5 n$ w- E( v$ i
楼主回复:这是层次图。
3 y/ @( ~0 l  G/ E$ f/ W" Q' t4 ]8 g! k8 l
没使用前:
( n& G4 _# e. A: ?/ {6 @' Q* O
: ~  q& R1 y" J0 o + h! W" W+ I* L! l5 d3 ~1 D

3 E: \/ e' b" k使用后:电源流向更为清晰
4 F% E- H  t, F- u! [( K: K- `; }0 B

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发表于 2013-11-30 12:27 | 只看该作者
flywinder 发表于 2013-11-28 11:32
4 ^  O: O7 @& P5 pjimmy老师,看了IPC的板子,- y) S# F7 M% v& e( k

" q+ W$ T. Z6 h5 n看到上面DDR3的地址线A[0;14]分成了两组走线,
$ w2 D; n5 X5 y1 C9 }
同组同层难道只是针对数据线的?

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是  发表于 2014-1-22 09:03
是的。  发表于 2013-12-3 15:27
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发表于 2013-12-3 09:18 | 只看该作者
jimmy 发表于 2013-11-8 09:29
& u7 y4 |# {; v& blayout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必 ...

% s( f1 d2 o4 f; Ipad9.3没有autofloodon file open 的功能,你用的是最新的版本。

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发表于 2013-12-6 11:42 | 只看该作者
“2)如果板内有多个电源,比如20个,铺20块电源铜皮的时间将会远多于用负片操作,铺正片铜皮难免会修修补补,而编辑antietch就太轻松了。”
% H( B5 A+ S& Y5 {1 w; O% o& C3 I% b2 Y* v. }
很喜欢这个功能,我用的是pads9.3,没有找到这个功能。
- c+ Z: k" r9 R
* u& U+ q# b1 v: `% a6 ~找到了auto plane separate功能,可是老是出现问题,实现不了auto plane separate的功能。我已经设了split/mixed 层。 楼主,要怎样做?盼回答哟。谢了。& ?- F& A# w: V$ i* T: V
4 G# v) l0 ^4 R% A

auto seprate cam plane.png (26.94 KB, 下载次数: 0)

auto seprate cam plane.png

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发表于 2013-12-6 13:46 | 只看该作者
jimmy 发表于 2013-10-11 14:04( l: M( }5 s& v" U1 K% w' f
中间的散热焊盘只做一个大的就行了。
0 v* z1 ^  g! Z1 e- G
4 R' ]% H, j$ e; _: e+ R另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的 ...
6 e( r8 K- Y9 c9 a3 F  E# \' D
这招好呀,呵呵,真方便

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发表于 2013-12-6 17:05 | 只看该作者
jimmy 发表于 2013-4-11 13:24
% q3 }+ t6 G8 Z6 t: ]: J$ k6 b四个文件都要复制。
8 s6 g6 w/ V5 j9 Q
请问ld9\ln9\pd9\pt9分别对应一个封装里的那些东东,
, u1 n/ I! n. @, v. l6 K5 x这是属于没事找事的疑问,可以不回答,谢谢

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发表于 2013-12-6 17:07 | 只看该作者
yaxis 发表于 2013-4-11 13:47" ?5 P6 n7 A( J: i7 S3 ]; p7 F3 e
还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设置 ...

  @3 ?3 e3 w0 B" B* M楼主,细心,很有必要的问题,也想知道

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发表于 2013-12-6 17:15 | 只看该作者
jimmy 发表于 2013-4-12 15:30% e1 q3 n1 U- s, Z9 Z) |
还有个问题请教下,出gerber时,为什么出一个层的gerber会选中两个层,比如出soler mask top时,layer设 ...
" O7 H' u+ J& @! Q: Z( l
top和top soldermask应该可以这样理解吧:
& I- @7 O" U/ D                          top针对top层元器件焊盘对应的solder;0 n; {; {4 t- x1 E; A1 G
                          top soldermask针对焊盘意外的solder,比如人为开窗,比如有为老兄说为了增强导电、散热而手工绘制的soldermask。
6 g2 D" J1 t5 d0 p8 T5 R# V! {( G$ d' q7 q' y! Q5 ~) _

& H/ r2 Y6 s2 F' y. }; c3 V8 u至于,出光绘时top soldermask层选中via时针对via开窗,没有选中via时无视via,呵呵

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发表于 2013-12-19 15:43 | 只看该作者
各位大侠。GND走线、铺铜离信号走线的距离需要多少?太近会不会产生EMC问题?

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12-20  发表于 2014-1-22 09:04
至少得保证12mil  发表于 2014-1-10 09:59

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发表于 2014-1-9 14:14 | 只看该作者
你好!
4 A  n% o: H- T1 y% [我使用的是PADS9.5.1
, K7 I4 C$ j2 d3 D! A( r) E在router我删掉以前走线就弹出
) j, |$ S# q1 ^2 D5 o; I9 ^感觉每次我敷铜后就会出现莫名其妙的报错,导致想在原理基础上改板相当困难。
8 e1 t% ~5 _% m$ d/ f+ Y& S. E GOLF7-GPS-fixture-v1.0.rar (284.2 KB, 下载次数: 9)
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