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楼主: EDA365_PCB
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[疑难杂症] 【已结束】DDR2调试故障外包(价格:2.5万元)

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发表于 2016-2-4 11:31 | 只看该作者
价格还是很诱人的

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发表于 2016-2-11 20:25 | 只看该作者
菜鸟发表一下啊,等长做了,但是DQS没走差分线

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发表于 2016-2-18 16:11 | 只看该作者
太概看了下,DDR几组差分线怎走成那样的?100 OHM阻抗怎去做?

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发表于 2016-2-19 11:00 | 只看该作者
楼主,现在解决了没有,分享一下!我之前做过一个产品,通过降频,增频都解决不了,只能在一个合适的频率(工作相关较稳定)。最后从PCB工厂得到确认,是他们的阻抗不符合要求所至,重新找一家工艺能力强的厂家做PCB就OK了

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发表于 2016-2-19 17:51 | 只看该作者
我神瞧了一眼,楼主说的问题说不定只是其中一个重要问题,掩饰了其他的小问题,还是找个专业的重新画吧

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发表于 2016-2-24 10:06 | 只看该作者
真是高手,谁画的,只能说你们的硬件工程师太菜了

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发表于 2016-2-24 10:13 | 只看该作者
咋一看,DDR2完全没按照LAYOUT规则来布,最基本的差分线都不走,此外没有合适的平面层做阻抗,怎么能跑起来呢

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发表于 2016-3-31 17:35 | 只看该作者
这个问题很简单的。

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发表于 2016-4-1 13:38 | 只看该作者
这一般都是走线问题,我走DDR2从来没有说跑不起来过。估计是PCB画得太菜了。

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发表于 2016-4-5 17:56 | 只看该作者
看看

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发表于 2016-5-24 13:38 | 只看该作者
这个可以看看啊,我们经常做这方面设计的

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发表于 2016-6-13 16:01 | 只看该作者
问题出在:; z/ M% d6 k# u6 D% a  K; v7 r. g
1、GND平面不稳定,过孔太少;
$ Z8 p0 \* U& |9 d' i8 g( T- Z2、DDR的时钟线没有包地,差分没有走好;" X, E: v- h+ P1 e  H
3、看不到原理图,既然PCB设计成这样,原理图不知道内核供电会不会很菜;+ b- h0 L7 m# ]( s

046.jpg (66.23 KB, 下载次数: 1)

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发表于 2016-6-23 12:34 | 只看该作者
时序,软件能设置时间

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发表于 2016-9-12 08:56 | 只看该作者
改PCB的走线长度, 改DDR控制器的参数,就这点儿东西

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发表于 2016-9-12 09:06 | 只看该作者
我做过DDR1,DDR2,DDR3和DDR4的软件,硬件开发调试,12年的经验, 有问题以后找我, yaoxinyu79@gmail.com
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