【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

cmos · 发表于 2008-5-6 09:36

原帖由 forevercgh 于 2008-5-5 22:21 发表
! F. F, ^$ m, r+ ZMD，突然想起来，还要搞N多不同驱动能力条件下，rise，fall waveform的排列组合。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

没错阿，信号完整性分析，仿真就是要遍历各种case,找出各种临界case，一个输出有几十种组合是很常见的情况。
过去为了节约人力，我一个人控制4台PC24小时的跑仿真，还编过自动脚本，根据输入的不同，来自动产生仿真用的sp，并对输出波形数据，用自编的分析软件进行整理和筛选。
因为单纯靠人工来做这个事情，你将面对成千上万的仿真数据，而且很容易算错。

dingtianlidi · 发表于 2008-5-6 19:27

看看，支持各位大大大虾们

fan54312 · 发表于 2008-5-10 18:13

这个问题提的好，值得讨论，支持楼主。

ZHOUYIHUAN · 发表于 2008-5-12 13:46

支持~~ PCB论坛 l! O% f; r5 o+ `# z5 k/ |
搬板凳来学习

7456 · 发表于 2008-5-13 16:55

一直对这个概念很模糊

forevercgh · 发表于 2008-5-15 20:58

上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）
对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线等才会牵涉到min，max（时钟信号要求严格的单调性，故可以用Vmeas作为参考电压点，而其他信号线不要求严格单调性，故要以Vil/vih作为电压参考点）

min/max flight time，SQ定义为switch delay和settle delay（这里不得不把candence赞一下，这个定义很形象）

switch delay----开启延时，对于上升沿，就是Vil作为参考电压点，对于下降沿，就是Vih作为电压参考点

settle delay-----建立延时，对于上升沿，就是Vih作为参考电压点，对于下降沿，就是Vil作为电压参考点

对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final settle delay

上升沿和下降沿中两个first switch delay最小值即为switch delay。
上升沿和下降沿中两个final settle delay最大值即为settle delay。

（至于为什么取最小和最大，到了后面的实际时序计算过程就明白了）

[ 本帖最后由 forevercgh 于 2008-5-30 10:34 编辑 ]

forevercgh · 发表于 2008-5-20 12:37

需要罗嗦一个问题，所有的参数的采样点都是pin，而不是die（大家基本都在使用的可不是裸片，没法die上直接采样）

既然在pin上，我们就要考虑pkg寄生参数
寄生参数精确程度可以分为几个等级
class1

这种厂家够省事，把所有的引脚参数只是给出典型值

class2

这种厂商还好，给出了每个引脚的参数

class3

利用pkg文件来描述引脚的封装参数就相当详细了

因为这个前几日还劳烦了香港科技园IC孵化中心的一个engineer

感激之！！！

[ 本帖最后由 forevercgh 于 2008-5-20 12:38 编辑 ]

joezycn · 发表于 2008-5-22 11:24

谢谢楼主分享

thidxjtu · 发表于 2008-5-25 19:36

学习学习，版主的水平很高啊！

thidxjtu · 发表于 2008-5-29 13:10

原帖由 forevercgh 于 2008-5-15 20:58 发表 " ^, {2 \- t- ~" a- z4 O0 b
上次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有min、max之分，之所以如此划分是因为我们的电压参考点为Vil/vih）0 \' W: |' e) y: s1 ]
对于时钟线是没有min和max飞行时间之分的。而地址线，数据线，控制线 ...

对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay
~~~~~~~~~~~~~
ww.eda365.com7 K8 l. i( v7 E, w$ E+ `
上升沿和下降沿中两个first switch delay最小值即为switch delay。PCB论坛网站' C+ R2 z; n. {3 ~9 @# O0 u
上升沿和下降沿中两个first switch delay最大值即为switch delay。
~~~~~~~~~~~~~ ~~~~~~~~~~~~~

此处是版主笔误吧？是否应该为settle delay？

ilovechina · 发表于 2008-5-29 13:44

非常好的概念分析，感谢楼主

liuyu305 · 发表于 2008-5-29 15:52

想学习下仿真技术

forevercgh · 发表于 2008-5-30 10:36

原帖由 thidxjtu 于 2008-5-29 13:10 发表
4 A( t& }$ z9 h. F* Q) D+ [5 A+ k6 ^/ J4 n6 [

]" J, {9 F* ]4 b4 x- `
% B5 F" Q3 e, M0 P对于单独的上升沿下降沿来说，开启延时定义为first switch delay，建立延时定义为final switch delay
/ W1 e: P. L/ N5 D ...

多谢兄台指正，确是笔误，已纠正之。

jason · 发表于 2008-5-30 11:14

很精彩

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