【问高手】关于多层板的布局布线的问题

matice · 发表于 2008-5-11 14:50

原帖由 alooha 于 2007-10-9 16:33 发表
" j1 | B m; ?这是个鱼和熊掌不可兼得的问题，下面简单说下内外层布线的特点：
$ ?+ q9 W" a! R8 u" J/ o! v（1）表层（TOP和BOTTOM层）布线8 p# s/ C! R! D
分析一下表层布线的环境，线的一侧是介质，一侧是空气（忽略阻焊油漆），等效介电常数小于中间层，传输线 ...

讨论一下对于时钟线的处理

现在的元器件一般都是表贴元件，所以，对于时钟线，我一般都走表层，目的是不打过孔。走内层的话，至少要在时钟线上打两个过孔。

浪子 · 发表于 2008-5-22 10:02

原帖由 PL281 于 2008-5-4 09:35 发表 : J+ ?6 m1 A6 v' x- V
* z# |; i5 @4 }# O% f9 |# {

+ [" y' |( e* n, _7 ^8 S! T9 H, Q对阻抗控制很严格的线,我会选择TOP或者BOTTOM.原因如下:
3 w4 o& S3 o6 ^对于多层板,对于50ohm阻抗,内层往往只需要线宽6mil就够了,因为PCB加工很容易有1mil线宽的误差,则单单这项误差就能使阻抗误差达到10%.7 h2 E" |4 c1 Y/ | }
而外层,50ohm,我就 ...

这位仁兄说他倾向于把时钟布在表层，可我认为：现在EMC、EMI要求越来越高，辐射方面也要控制得很好，布在内层会好多。

高手们你们怎么看呢，给小弟一个建议吧~~期待中。。。。。。。。。。

只看该作者 · 发表于 2008-5-22 10:38

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只看该作者 · 发表于 2008-5-22 10:43

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wan · 发表于 2008-5-22 22:49

受益了, 这方面知识匮乏, 还须多看些资料啊,

xiebo3000 · 发表于 2008-5-23 17:05

我也是第一次来这里，受益匪浅啊

hohobetty · 发表于 2008-5-28 16:14

我到是听不懂，太深奥了

kyzone · 发表于 2008-5-31 20:22

醍醐灌顶呀！！！此贴犹如一盏明灯，强烈建议加精！！

chfj3974 · 发表于 2008-6-23 13:22

高手坐堂，受益匪浅

。

PCBSALES · 发表于 2008-6-30 16:34

受益

,谢谢!

ieracll · 发表于 2008-7-1 21:46

很多东西都是第一次接触到啊。
希望大虾们多发点这样的帖子。

aguitu · 发表于 2008-7-2 22:05

学习中

changliu · 发表于 2008-12-7 21:28

顶到吐血

yingjuan · 发表于 2008-12-9 14:50

(1)除了周期信号，再有就是高频的数据信号，在top上走也会有强辐射吧？它们的走线会有什么特点？如何较好的处理

对于频率非常高的信号（比如10G），一般我们是需要布在表层，不打过孔，采取共面地的形式布线，并在旁边的地上均匀加上via，这样阻抗和EMC方面都考虑到了

clandey · 发表于 2008-12-9 15:46

晶振的布局一般很靠近芯片，走线一般都很短，所以我也倾向走表层，也没见EMI有什么问题。不过我见过的晶振才几十MHz而已，其它的clock我就选择走内层。也想知道高手们都是怎么处理的。

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Allen 该用户已被删除	33^# 发表于 2008-5-22 10:38 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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changxk0375 该用户已被删除	34^# 发表于 2008-5-22 10:43 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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【问高手】关于多层板的布局布线的问题

哈哈

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