【问高手】关于多层板的布局布线的问题

浪子

原帖由 PL281 于 2008-5-4 09:35 发表
2 _" I/ t/ M( Q: J4 H. d5 o4 H
% k) N; r5 Q& I
* ]1 E" B5 M' f+ q. _5 C6 B对阻抗控制很严格的线,我会选择TOP或者BOTTOM.原因如下:
  M6 J* j, h% D0 G8 `对于多层板,对于50ohm阻抗,内层往往只需要线宽6mil就够了,因为PCB加工很容易有1mil线宽的误差,则单单这项误差就能使阻抗误差达到10%.
* n+ _4 ]2 g8 k+ x+ b而外层,50ohm,我就 ...

) J! k) P) u0 y3 K2 L! f
! \. J% }% v. `% D这位仁兄说他倾向于把时钟布在表层，可我认为：现在EMC、EMI要求越来越高，辐射方面也要控制得很好，布在内层会好多。

- @0 }- |, I8 w) E/ @高手们你们怎么看呢，给小弟一个建议吧~~期待中。。。。。。。。。。

wan

受益了, 这方面知识匮乏, 还须多看些资料啊,

xiebo3000

我也是第一次来这里，受益匪浅啊

hohobetty

我到是听不懂，太深奥了

kyzone

醍醐灌顶呀！！！此贴犹如一盏明灯，强烈建议加精！！

chfj3974

高手坐堂，受益匪浅 。

PCBSALES

受益 ,谢谢!

ieracll

很多东西都是第一次接触到啊。
希望大虾们多发点这样的帖子。

aguitu

学习中

changliu

顶到吐血

yingjuan

(1)除了周期信号，再有就是高频的数据信号，在top上走也会有强辐射吧？它们的走线会有什么特点？如何较好的处理

对于频率非常高的信号（比如10G），一般我们是需要布在表层，不打过孔，采取共面地的形式布线，并在旁边的地上均匀加上via，这样阻抗和EMC方面都考虑到了

clandey

晶振的布局一般很靠近芯片，走线一般都很短，所以我也倾向走表层，也没见EMI有什么问题。不过我见过的晶振才几十MHz而已，其它的clock我就选择走内层。也想知道高手们都是怎么处理的。

hy434

学习一下了，但在低速板上好像差不太多。