设等长遇到问题

Csec

wumeng1217 发表于 2013-1-11 11:33
$ `- H$ @6 x/ F2 \0 p/ }唉，实在不行你就控制好你的走线方式了，先连到DDR，那样基本没什么误差，你等长控制严格点。
/ U7 d% c3 J# C) e& l按理那样是应 ...

https://www.eda365.com/thread-52346-1-1.，希望可以帮到你

jackbg

根據看過的LAYOUT GUIDE，
9 E& Q. a4 ~2 |# T' f等長是不會包含FBGA到排阻這一段線(只算CPU到DDR的長度)，
不過FBGA到排組那一段線通常會有個限制長度(不能超過多長)。
2 f2 P% V9 t* F% x
若真的要算進去的話，可用PIN PAIR的方式處理。
( V! u2 ^6 J/ m& F# @6 t* ]! `  [6 q

suicide915

Csec 发表于 2013-1-11 11:45
1 {# e. E2 O: t3 shttps://www.eda365.com/thread-52346-1-1.，希望可以帮到你

/ i$ K9 T# T( a; q7 R5 o& W谢谢 这个打不开唉

suicide915

wumeng1217 发表于 2013-1-11 11:33
" O2 k9 s, W" k" z; e/ W唉，实在不行你就控制好你的走线方式了，先连到DDR，那样基本没什么误差，你等长控制严格点。
5 B4 I" t" A4 d6 z按理那样是应 ...

5 N. p# N3 r0 j) b2 v
拓扑是这样的 要怎样设置？

Csec

suicide915 发表于 2013-1-11 13:09
# R( X6 k% Z2 `6 U5 _谢谢 这个打不开唉

. w& h3 t5 s/ [( O* r' _& ]看下这个！

wumeng1217

20楼正解

幸福万岁

在allgero里面只要是芯片到芯片当中有端接 给个模型就会变成x_net

cvntao

suicide915 发表于 2013-1-10 14:24
俺们老大说要加进去

7 v) y! D; D& |$ E上拉不用加进去算等长，上拉只需要控制在大概500mil内就行

Jfjandyj

那你分段等长哦。。先是FPGA到DDR再是ddr到排组哦

procomm1722

排阻的另一端如果是接 DC 電源 , Xnet 是不可能建立的.
你的那個老大真的該抓出來槍斃. 根本不懂電路.
/ T6 I) r. `0 p0 r2 B

! g' C* ~1 M; U