★★★ 大家一起评审PCB ★★★

jimmy

% P5 `3 u2 h! y) @' `  P$ b
近段时间，发现很多“童鞋”都将自己的设计作品或电脑里面珍藏的作品，

以及国外流传回来所谓的“牛人的作品”放在论坛上，然后请各路好汉发表意见和检查。
4 y/ A7 g2 f, O. \
' X9 S/ Q5 m+ u) f2 \为了方便大家交流，特开此贴。

如果您对自己的作品精益求精，希望别人拍砖块；
! n! m0 r3 e: L& k1 @; w& a
或者您对自己的作品没有信心，希望别人吐唾沫；（古代丐帮传说，别人吐得越多就代表越爱你）

  a. y! {* p3 ?, W就将您的作品发上来吧。
* ]& \# `" Z* E
  d1 ^' X+ \% Y9 a& u1 s8 W
注意事项:

, R% a- O/ ^3 ^6 }& H7 x5 |（1）PCB格式必须是pads格式(最高接受pads9.5.1版本）。
（2）附件文件必须是已经100%布通率和没有短路的，没有最终完成的PCB文件不予检查。
+ @! w# _, j; u7 q  p! F4 |（3）需提供：原理图+PCB 。可以设置密码，然后将作品发到我的个人邮箱：26005192@qq.com（个人评审后将进行删除）
（4）此活动纯属公益性质，由于个人时间有限，不能保证及时回复。
' V+ h3 d4 K2 p* R（5）检查结果仅供参考，不涉及追责。
（6）本贴只评审PCB，不回复任何软件操作/设计类的问题。（7）每个ID每个季度只限评审一款PCB
" ^' s# c/ |" t8 f( [! W
* z) r9 I7 z1 \! w+ F+ }0 ~; P4 M软件操作/设计类的问题可到这里交流：https://www.eda365.com/thread-70863-1-1.html
1 q; O( o; @6 H  ^/ _

warmly

我是版主jimmy的徒弟，这是我对你的"新建文件夹"中1.pcb板子的评审！

. x3 A: N, O$ W7 q

wxl925026228

20140218.rar (158.15 KB, 下载次数: 344)

2014-2-18 15:10 上传

点击文件名下载附件
下载积分: 威望 -5

，pads9.3画的

Larry_11844

& X; j3 ^; }' J- h& B7 T

amwjlje 发表于 2013-12-23 21:35
文件之后上传了    大家来看看     找些错误吧

看了下，整体画的还算可以，下面是我个人的意见，有些问题，我只截了一个地方，其它地方还有很多

klend

' _, A9 q/ n- l
. E1 y$ v; y% t& ]% f请哪个有空的帮忙评审下这个pcb好吗？
9 b$ N9 y! O" g0 ?
没有答复哦？？？

yijiancc

本人新手，以前一直画2层板。现在想学习下468层的。
找了个简单的排线来画四层板。因空间有限，三层有走线。
求各位指点下。
另外：请教下power怎么区分 （5、3.3、1.8） ；GND如何保持完整性？（AGND DGND  GND怎么分区）

YUANHUI217

* k6 J$ }9 n* t8 l, m

jimmy 发表于 2012-8-22 11:54

; m) _2 c7 {$ L6 n) J
非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
2 i) {1 O% j9 Y8 m" w; L+ N( `1、您的第一个和第二个回复是不是有点茅盾？我是应该把REF模块放在中间还是靠近源端呢？
2、3W原则我也想满足但有时空间实在有限就只能妥协了。
3、你说的差分对走线没有按规则走线这里我知道，这是为了达到等长的要求才这样处理的，如果两条线完全等距就没法满足等长要求了。
4、另外我最想问的就是关于数据线、地址线、时钟线的等长关系，数据线是组内等长他和时钟线地址线没有等长关系吧？而地址线是走T型拓扑从结点到两颗内存的距离也是等长的，是这样吧？剩下就是时钟线了，我现在就是不确定他要和数据线等长还是地址线等长，还请jimmy帮我解惑。
5、至于平面层被过孔分割太厉害也挺头痛的，地方就这么大又少不了要打这么多孔，真不知如何是好呀，不过还好没有割断的地方应该问题不大吧？
以上疑问还请jimmy大师在有空的时候回复一下。谢谢！


jimmy回复：
" \: R9 s6 k, R: A& \* N& i+ z
1，ref电源模块放在两片DDR的中间，供电不会一头近，一头远。
  @* p; q' R) j
2，3W必须满足
7 u4 J! \/ [( _; H+ T( \" b
& k" }1 V8 h; Y+ {3，差分对必须满足差分走线规则
" \) ?/ G4 o( P% W5 a* x, E
1 V) R0 I4 m7 X; J4，数据线自己等长。地址，控制和时钟等长，都走T形。数据与时钟线不用等长，长度不要超过1000mil就行。
- o7 ?' k5 k" F  c
5，参考平面必须要完整，并且DDR2的线不能跨电源分割。跨分割会引起信号完整性问题。
; W% ?6 x' |9 ^- S! ]: G% `/ m  \
$ t* h( X& V, g! `打孔的时候注意孔与孔之间的间距。

黑牛

lwf19861111 发表于 2012-7-26 14:29
2 o: R; B3 j  M7 [  P, n对于9根同层我想问一下是什么意思，因为我处理器是放top的，ddr是放bottom的，那走线必定会穿过层，能帮我 ...

9根同层是指你所谓的9根信号要走在同一层，不管你IC是放哪一层的，如果走BOT9根就全部走BOT，即使是穿过层，也要同组的一起穿，也就是9根一起穿
7 k  t* P( T1 f: v5 x
另外3W原则是只信号线的线与线的间距要达到3倍的线宽，从线的中心与中心，线边缘与边缘是2W

shmidly

YUANHUI217 发表于 2012-8-22 15:19
非常感谢jimmy大师这么快就回复我了{:soso_e113:} ，看了你的评审我有几个问题想问
1 O  A; b' V6 K. \; v8 I' r3 P1、您的第一个和第 ...

jimmy大师有个疑问，如果时钟和地址等长的话，那时钟线就得绕很长（因为地址线一般都比较长），时钟线一般有规定其最大长度！
/ Q. T0 R) z0 _8 ?5 |! R9 r

emdoor168

看后深有收获，多谢大神！！！！
4 I" L8 W0 ^- a- m& A1 v* a: A
. \' M# M) [7 I& H& R' S# D; ~5 f6 M

小舞

不错，学习了，谢谢

phw611

好好看看的

liuyue

:):):):):):)

jimmy

# U8 J8 w8 D# u3 d! c; j" ~. V3 O
: Y! {' k% A5 F; A
# B- s4 L  S+ q  Y3 i# o5 t

2 V! u4 G* Y- v; P# |& A, g. ^

3 n' ?9 u2 D& v  O1 J2 u

a513247209

yimiyangguang 发表于 2012-6-28 22:20
! H- i+ B$ ^. m/ c$ U% |8 p) E我是版主jimmy的徒弟，这是我对你的"欢迎评审"中pcb板的评审！
+ l( I9 x8 t& b  j3 P
7 t+ @( N/ O( I/ A6 n, `1 数字、模拟部分没有分开布局

9 Y3 R# J' x9 H2 ~5 ^, S9 L好给力！
# Y$ a2 w4 g* J, d4 r

a513247209

这个版块非常给力，

ZXCLH

学习一下，虽然不用PADS。。

flywinder

杨悦兮 发表于 2016-4-30 10:49
JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。 是我们公司比较代表的板了，就是模具都开好了，但是 ...

画的很不错
# T# H. \, P  @. m

杨悦兮

发不了原理图，哎，因为有绿盾转了就锁定了。

杨悦兮

JIMMY老师，帮我点评下这块板，双层的，转为的9.3ASC。 是我们公司比较代表的板了，就是模具都开好了，但是根本放不下，有些自己很想主意按照规则来，但是技术不到家，请点评，谢谢。我自己也发现很多问题了，1：晶振电阻在另外一层，2：电源线根本看不出来主回路，3：像右上角通讯本来该地都包起来的，唉，4：铺铜我都是选择25的间距铺的，请问应该怎么铺？

flywinder

jimmy 发表于 2016-1-4 10:17

  g4 K$ R) z7 F+ W" X1 U) v6 Z$ Q难怪看着那么眼熟，原来是我11年画的板
- X/ s' g) b7 {2 U' v. g* A- v

xianbing523

bin159bin 发表于 2015-4-16 21:41
jimmy大师来看看这个板  CPU和DDR部分    给评价一下

板子画的挺好看嘛。我是小白个人感觉应该没啥问题。我不是很明白 为何DDR 都是走TOP 跟BOT层。如果要打过孔的话走POWER 层  参考BOT 行不行。
* z0 r1 H/ Y8 x0 z8 ~5 R  D1 X+ O; {