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楼主: icy88
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[仿真讨论] DDR2中clock与dqs之间的时序关系

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发表于 2012-5-9 19:09 | 只看该作者
首先,需要考虑为什么要引入DQS?6 ^( l" Z3 R' |1 Z  z
应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用clock来同步的。速度提高之后,可用的时序余量越来越小,引入DQS是为了降低l设计难度和可靠性,可以不用考虑DQ和clock之间的直接关系,只用分组考虑DQ和DQS之间的关系,很容易做到同组同层,降低走线之间的skew.' U" D- q, L! z6 o4 j
问什么要考虑DQS和clock之间的关系?, `* E% ?4 B1 K9 t
DQ和DQS只是组成了源同步时序的传输关系,可以保证数据在接收端被正确的所存,但是IC工作时,内部真正的同步时钟是clock而不是DQS,数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步,所以就要求所有的DQ信号还是同步的,而且和clock保持一定的关系,所以就要控制DQS和clock之间的延时了。
; b8 \, w+ E" A4 P7 Y* B9 H
' F# D) I+ P- q4 [- A个人认为,引入DQS只是为了layout设计上的需求(时序),最终所有的信号还是需要clock去同步的。
# q6 @6 z) W: o; a, \$ ~/ S注:DDR3是通过Memory controller的内部延时,保证了DQS和clock之间的延时差,实际效果也是一样的。

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 楼主| 发表于 2012-5-10 11:38 | 只看该作者
yuxuan51 发表于 2012-5-9 17:02
! s+ }( z* }% h( H两个观点:( D3 F4 J( x* Z9 M1 u  V, [1 A
! |7 D# N# d, j1 V3 [/ B2 s
1.DQS虽然叫做DQ的时钟,但是它的表现形式和我们常见的时钟还是不一样的,常见的时钟形 ...

# ^4 F( h+ p% P$ S% uyuxuan51高见,好的时序设计是可以有效地提高总线利用率的

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发表于 2012-5-10 16:43 | 只看该作者
学飞一下,不错的!!!

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发表于 2012-5-11 09:52 | 只看该作者
呵呵,谢谢LZ的指点。& U% i! M* k1 y+ _0 x% P
听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线长,确定与Clock的延时关系,并保存到内部寄存器中,没找到这方面的资料,还不知真假。
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 楼主| 发表于 2012-5-11 11:51 | 只看该作者
dzkcool 发表于 2012-5-11 09:52 3 x( b! m: F% {
呵呵,谢谢LZ的指点。$ O3 \! j5 g8 K( @. c4 ^
听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

- e/ s, ~0 R% P9 `/ k/ {是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

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发表于 2012-5-11 12:30 | 只看该作者
我还在云里雾里呀,开始使用ddr3

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发表于 2012-5-15 13:59 | 只看该作者
gys 发表于 2012-5-9 19:09
( R' p7 p% m! T首先,需要考虑为什么要引入DQS?$ ^3 l6 G" n, z1 D$ E1 R9 \
应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用 ...
" U" n8 C. k% N6 n
你说的在理。DQS是依靠clock同步的,工作时,每组数据线与相应的DQS同步,理论上不同组的数据线的DQS在同一时刻延迟应该不一样,这样可以使layout更利于分组布线,这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式,没有很多专业术语,利于新手理解!

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发表于 2012-5-15 14:22 | 只看该作者
icy88 发表于 2012-5-11 11:51 - @# v8 H4 m0 x  c
是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...
, y% p+ {! l" F/ A4 `: K1 P
调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?, ~% @& y9 T# L; [/ Q

, v* e7 i" m% }9 H另外read Leveling的作用是什么?用来保证哪个参数的?

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发表于 2012-5-15 19:25 | 只看该作者
恩,学习学习
手机充值就来 http://ede8.taobao.com

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 楼主| 发表于 2012-5-16 15:40 | 只看该作者
doya 发表于 2012-5-15 14:22
6 `4 l0 p; q0 u+ B, h+ P5 Z* [调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?
4 q5 E3 o$ x& j  b" M2 P! J& x ...
- b4 l( o4 k7 Q. ]5 o1 c' @8 p

" `/ Q  ^( u4 |8 G; v2 bdq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.
* W, M1 ]" i% U- s9 x, s; s+ ], L1 j2 V' O! f! q, ?
read Leveling??  DDR里没有这个吧 .

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发表于 2012-5-16 16:49 | 只看该作者
dzkcool 发表于 2012-5-11 09:52
$ N8 ?- ?7 j0 ]3 H0 _呵呵,谢谢LZ的指点。
% [7 u% S4 T9 s$ s' w% J3 z9 B听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

8 R  u4 q) N/ f% i6 a真是这样的。

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发表于 2012-6-7 17:00 | 只看该作者
高手真多,来学习了

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发表于 2012-6-7 22:57 | 只看该作者
学习了!!!!!!!!!

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发表于 2012-6-11 10:02 | 只看该作者
我也一直想弄明白dqs和clk的关系,这次有点懂了。2 ]$ _9 H! x7 j+ a" C8 f) m$ |
好贴顶起。

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发表于 2012-6-21 21:41 | 只看该作者
CLK的相位是不可调的作为基准,DQS可以根据CLK调节来更好的匹配DQ,CLK与DQS的等长,我记得是75-125,DQS调节好像是1/4相位步进调节,差太远会超出1个周期。
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