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楼主: icy88
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[仿真讨论] DDR2中clock与dqs之间的时序关系

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发表于 2012-5-9 19:09 | 只看该作者
首先,需要考虑为什么要引入DQS?
2 j! R/ F( ?- M: R: S6 y应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用clock来同步的。速度提高之后,可用的时序余量越来越小,引入DQS是为了降低l设计难度和可靠性,可以不用考虑DQ和clock之间的直接关系,只用分组考虑DQ和DQS之间的关系,很容易做到同组同层,降低走线之间的skew.( l4 v) ?0 u. ]# \2 {( q
问什么要考虑DQS和clock之间的关系?( H0 u4 y6 T' L
DQ和DQS只是组成了源同步时序的传输关系,可以保证数据在接收端被正确的所存,但是IC工作时,内部真正的同步时钟是clock而不是DQS,数据要在IC内部传输存储同样需要和clock(内部时钟比外部时钟慢)去同步,所以就要求所有的DQ信号还是同步的,而且和clock保持一定的关系,所以就要控制DQS和clock之间的延时了。& }# o' S6 _( X7 ?: F- o

4 d6 v& a* \, u* ?0 |个人认为,引入DQS只是为了layout设计上的需求(时序),最终所有的信号还是需要clock去同步的。
. M' N4 u6 k7 `+ W注:DDR3是通过Memory controller的内部延时,保证了DQS和clock之间的延时差,实际效果也是一样的。

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 楼主| 发表于 2012-5-10 11:38 | 只看该作者
yuxuan51 发表于 2012-5-9 17:02 8 ^8 L4 I' L. _2 Z3 U
两个观点:
# R3 @6 |& T2 {# |3 X
* B0 F  p: b9 ^8 X, o1.DQS虽然叫做DQ的时钟,但是它的表现形式和我们常见的时钟还是不一样的,常见的时钟形 ...
$ A3 T$ }; y1 \% B) |
yuxuan51高见,好的时序设计是可以有效地提高总线利用率的

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发表于 2012-5-10 16:43 | 只看该作者
学飞一下,不错的!!!

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发表于 2012-5-11 09:52 | 只看该作者
呵呵,谢谢LZ的指点。
: [* M+ y& y! a0 }' g. A' z听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线长,确定与Clock的延时关系,并保存到内部寄存器中,没找到这方面的资料,还不知真假。
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 楼主| 发表于 2012-5-11 11:51 | 只看该作者
dzkcool 发表于 2012-5-11 09:52
9 x+ u; O# P5 L呵呵,谢谢LZ的指点。* V+ c- n' z  _# b0 o- G5 x
听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...
$ k$ Z; h% s, ]2 k  |% m5 i( I
是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specification.

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发表于 2012-5-11 12:30 | 只看该作者
我还在云里雾里呀,开始使用ddr3

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发表于 2012-5-15 13:59 | 只看该作者
gys 发表于 2012-5-9 19:09 ! C" X% r7 g9 }
首先,需要考虑为什么要引入DQS?2 y- J( G+ A% Q+ c
应该说DQ的读写时序完全可以由clock来同步的,比如DDR之前的SDR就是只使用 ...
8 t; n7 b- Z) U( L5 r# K
你说的在理。DQS是依靠clock同步的,工作时,每组数据线与相应的DQS同步,理论上不同组的数据线的DQS在同一时刻延迟应该不一样,这样可以使layout更利于分组布线,这也是为什么每组数据线要和相应的DQS基本等长的原因。很喜欢楼主的表达方式,没有很多专业术语,利于新手理解!

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发表于 2012-5-15 14:22 | 只看该作者
icy88 发表于 2012-5-11 11:51
& g7 L  y! ?% U, s  q, C是的,DDR3中新增write Leveling的模式,可以调节dqs的延时,相关资料参考jedec 的 DDR3 SDRAM Specificatio ...

3 Q9 [; i4 `' P调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?1 U; I- w4 m* S% C6 H

' b+ v" }- w& y1 J2 x8 l5 y) b  G另外read Leveling的作用是什么?用来保证哪个参数的?

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发表于 2012-5-15 19:25 | 只看该作者
恩,学习学习
手机充值就来 http://ede8.taobao.com

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 楼主| 发表于 2012-5-16 15:40 | 只看该作者
doya 发表于 2012-5-15 14:22 8 {" o7 ^( Q  M# q- h0 o
调节DQS的延时,可以保证DQS和CLK之间的时序关系。但是DQS的延时改变了,会影响到DQS和DQ之间的时序吗?
# e8 G! U3 T1 y7 z3 s- H+ S5 d ...
" j: c: y' J' ^9 a
0 X1 e2 J$ L  H1 B3 z
dq是由dqs触发的,所以dq和dqs的发送是同步的,因此不会影响两者的时序的.
3 {! d, a6 `. w0 Q( j  j( Y8 |6 Q6 e, S' g! j
read Leveling??  DDR里没有这个吧 .

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发表于 2012-5-16 16:49 | 只看该作者
dzkcool 发表于 2012-5-11 09:52
" n: b# M* \1 A' W呵呵,谢谢LZ的指点。
) x2 j3 c$ d5 ]& N1 {( u听说DDR3的Memory controller有内部寄存器,会自动根据发送测试数据来获得各组DQS线 ...

6 B' d& q5 N. Q真是这样的。

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发表于 2012-6-7 17:00 | 只看该作者
高手真多,来学习了

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发表于 2012-6-7 22:57 | 只看该作者
学习了!!!!!!!!!

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发表于 2012-6-11 10:02 | 只看该作者
我也一直想弄明白dqs和clk的关系,这次有点懂了。
$ p) [! ?6 s9 N4 c! ^好贴顶起。

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发表于 2012-6-21 21:41 | 只看该作者
CLK的相位是不可调的作为基准,DQS可以根据CLK调节来更好的匹配DQ,CLK与DQS的等长,我记得是75-125,DQS调节好像是1/4相位步进调节,差太远会超出1个周期。
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