DDR3 地址线，上拉电阻的放置位置！

wanglan · 发表于 2012-6-8 11:29

学习了

dzwinner · 发表于 2012-6-8 11:41

谢谢15楼的指点！感觉经过仿真才有道理！就照你说的做了！

zhangtao2 · 发表于 2012-6-8 11:54

对，这个不是上拉电阻，一般的上拉电阻也不会这么小的阻值来做，这个最好靠近CPU一端来放置，分支离CUP近点，对阻抗不会产生影响，地址线，控制线受影响也小。

xiaomin311 · 发表于 2012-6-18 16:12

学习了

part99 · 发表于 2012-10-24 03:55

part99 发表于 2012-6-7 21:37 , G5 c3 s) d3 \: r$ }
这个不叫上拉电阻，应该叫终结电阻（Terminal Resistors)，最好的位置是放在靠CPU一侧，然后VTT的地方搞一块 ...

应该靠RAM一侧

lap · 发表于 2012-10-24 08:22

DDR地址线号是单向的（FPGA到DDR），原则上，上拉电阻是靠近末端放置的（串源并末）。但上拉电阻的作用简单点说是快速给信号充电，减少信号到达高电平的时间。一般情况下的上拉电阻是放在末端的，但我也做过放在源端的（数据手册推荐）。这个要看芯片数据手册中有没要求，若没有要求的话，一般原则是放置在DDR端的。

better_guo · 发表于 2012-10-24 11:00

DDR3 的地址线和控制线的终结电阻应该放DDR3那一端

jknothing · 发表于 2012-10-24 12:30

一片DDR的话。根本用不着VTT，也就是这里的上拉电阻，这个电阻的选取和你的走线及阻抗有关，一般来说接近你的PCB单端走线的阻抗为最佳，至于说这里用120,我估计是为了减小功耗的缘故。另单片DDR3的话。芯片ballout设计好的话。二层板就够了。

alexsun80 · 发表于 2012-10-24 14:44

jimmy 发表于 2012-2-20 17:31 / k+ ^" U, v% ` q( ?. f/ X
层叠可改为:
( g+ Q0 a+ U6 o4 D! B! L, |& ?" V! U5 k/ u; X
TOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM

请教版主，类似L3参考的平面不一样，一层参考地，一层参考电源，对L3上的信号会不会有影响？

Randy1022 · 发表于 2012-10-24 18:03

jimmy 发表于 2012-2-20 17:31 ' T- f) s) Q8 C0 ~, ^6 R; s4 |
层叠可改为:
6 h$ r8 r" x! ]4 j/ s5 L8 u) v
4 ~% W! {* Q- }TOP,GND02,L3,PWR04,GND05,L6,PWR07,BOTTOM

学习了，谢谢JIMMY！

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DDR3 地址线，上拉电阻的放置位置！

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