2017年7月23日公益PCB评审报告节选

jacekysun

pcb 发表于 2017-7-24 14:49
- g9 r3 N4 t0 O% O& u+ wDDR3没有这个要求

; ^, b4 ?8 x. t4 }  B# P对，我也看到DDR3没要求DQS和clk有相关联的
, w9 q1 V* C' y2 v9 d/ e

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
4.  DDR下拉都应在末端.

; a$ i# d2 j# _; d2 k, A' f$ H: \是指的vtt的电阻吧，这个端接电阻放在哪里应该看走的拓扑吧，如果是fly_by，就需要放在末端颗粒，现在看这个图走的是T型拓扑，是不是放在中间的T点位置？
( L& a. O5 ~/ Z

eda1057933793

EDA365QA 发表于 2017-7-24 08:41
. k5 w/ n% v& Q' l. V$ {# u$ K: p) \5.  时钟与DQS差太大了.

( k/ z: w+ \# r6 N6 G1 ?7 y看图片，地址、控制、时钟线走的是T型拓扑，而数据线走的是点对点的，那么时钟和每组数据线的dqs该怎样控制，datasheet里应该有写等长控制要求，这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。

fengyu6117