全志A20的PCB Layout

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winboy755 发表于 2016-11-11 10:37
# H% s" t2 s! Q- n) @4颗DDR的通常正反面各两颗的，拓扑是星型+星型，有公版的就参考下公版吧，那样保险

2 {9 X  b; W; j, Z/ B5 h( ], ~正反两面走的都是星型吗？没有公板，可否借鉴下你的板呢？如果不方便的话RRD跟CPU那一部分也可以，非常感谢！
  {5 {4 |; N. E2 f

winboy755

要星型走线的只是ADDRESS，COMAND、control信号线，它们从CPU出来，兵分两路，一路到一侧背对背的两颗DDR BGA附近，又两兵分两路，到各自BGA，走线等长；另一路到另一侧也是这样；确保CPU到每一DDR引脚走线等长，是为星型+星型，有如树枝分叉上又长分叉。

764207758

谢谢

764207758

winboy755 发表于 2016-11-11 11:48
3 N. b9 j: R* K% h要星型走线的只是ADDRESS，COMAND、control信号线，它们从CPU出来，兵分两路，一路到一侧背对背的两颗DDR B ...

你好，请问线宽，和线间距分别是多少呢？

winboy755

764207758 发表于 2016-11-25 14:58
6 e3 u- ?2 q+ k  ~* n( S你好，请问线宽，和线间距分别是多少呢？

) D* R8 Q2 k& I7 f# S# G- |+ N要先根据阻抗、层叠用工具如Polar算好线宽；线间距可以大一些，组内最小为1倍线宽，组间最小2倍线宽；总之高速线间距大一些，平行的走线短一些，减小线间串扰

764207758

正面和反面都放有DDR，你是怎么打孔走线的呢？可否截图顶层和中间层的参考下，非常感谢！

luwei23110

C:\Users\Administrator\Desktop\A20.JPG

luwei23110

C:\Users\Administrator\Desktop\A20.JPG 这个就是A20的DDR3 4X8BIT原厂demo
9 e* a$ O* d% K8 v: s/ g

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我的是2颗DDR在正面，2颗DDR在反面，没有遇到这样的布局，不知道如何打孔走线才能把线走出来，6层板。你有类似像我这样布局的DDR的走线吗？

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winboy755 发表于 2016-11-25 16:52
6 Z+ V$ ^* w$ v4 k# w  [8 C要先根据阻抗、层叠用工具如Polar算好线宽；线间距可以大一些，组内最小为1倍线宽，组间最小2倍线宽；总 ...

0 L. @1 q1 q( ]2 w! z6层板（TOP,GND,Signal,Power,GND,Bottom)，组内间距为1W,组间间距为2W，这样可以吧。
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764207758

luwei23110 发表于 2016-12-9 18:44
这个就是A20的DDR3 4X8BIT原厂demo

4 e' Q8 G  S4 o+ T+ }1 T# x2颗DDR在正面，2颗DDR在反面，没有遇到这样的布局，不知道如何打孔走线才能把线走出来，6层板。你有类似像我这样布局的DDR的走线吗？

764207758

winboy755 发表于 2016-11-11 11:48
  w/ Q* f" w( x# E要星型走线的只是ADDRESS，COMAND、control信号线，它们从CPU出来，兵分两路，一路到一侧背对背的两颗DDR B ...

+ ], \2 J# Y+ y# t8 \请问你的这张图是正面2颗DDR，反面2颗DDR吗？对于6层板你是如何打孔走线的？可以参考下。
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winboy755

764207758 发表于 2016-12-21 11:21
请问你的这张图是正面2颗DDR，反面2颗DDR吗？对于6层板你是如何打孔走线的？可以参考下。

6层板的电源层太破碎，不过不排除demo板就是6层甚至是4层的（国内厂商在消费产品成本控制上不是一般的牛）9号那老兄发的demo板图，最好参考下，因为出线方式与你的方案一样，有时间的话最好做成近似。可以的话联系下A20的技术支持，最好能拿到demo板PCB文件，在那基础上改（若demo板都是4层的，自己却做成6层，老板会很不高兴的）
* E9 y3 E2 c  A3 E

RXWL

有戏

RXWL

那要看用什么ddr了，按照不同bit的ddr 可采用不同的方案，不过针对布线，最好用大的ddr颗粒，最好不要超过四个，为了性能稳定，应该使用跟高bit的ddr