allegro 16.6 打孔偏移

12345liyunyun

TCCZY 发表于 2015-10-21 08:44
' I' d& q( e7 }# e* Z, X2 c不是格点大小的问题，移动元器件时都不会自动抓取格点了

' P3 ?  u  ~9 [9 p* `你把格点打开，再截个图出来给大家看一下，基本上就是格点设置太大，与封装对不齐导致的
. Y% u* j+ T5 K4 U/ Z# _0 n% }

TCCZY

12345liyunyun 发表于 2015-10-21 15:40
2 N; u- Y. x# d- m你把格点打开，再截个图出来给大家看一下，基本上就是格点设置太大，与封装对不齐导致的

已经解决了，是封装工程师做封装时格点设置问题！导致走线时5格点无法对齐，感谢各位的解答了
: i* e2 D  k  _, G

woaidashui

TCCZY 发表于 2015-10-21 13:37
# E7 U* Y% m: Z7 i0.01是可以，但是请考虑工作效率问题啊！

allegro本來就是這樣，打孔不管勾不勾選girdess，孔一定會打在格點上。打偏肯定是因為格點問題，你把格點設置成100試試，打的更偏。不過我師傅他們走線設置格點4，我從來都是設置0.01。placement設置格點4

woaidashui

TCCZY 发表于 2015-10-21 17:34
1 v. k+ p3 A- E9 ~已经解决了，是封装工程师做封装时格点设置问题！导致走线时5格点无法对齐，感谢各位的解答了

封裝我做了一年，板子我也lay了一年，封裝在製作的時候，格點可以隨意設置。板子place封裝的時候，唯一影響抓取格點的是封裝的原點。對於你說的，除非該封裝上PAD到PAD的距離是5MIl的時候，且封裝PAD在格點上的時候，出來的via才可以與PAD對齊。我們做的封裝為何非要讓5格點對齊，為何不是6格點對齊，為何不是100格點對齊，為何不是0.001格點對齊？？？？本身是layout的事情，不知道為何把這些不是問題的問題推到封裝工程師身上，我最噁心這些。我可以明確的告訴你，這個via打的齊不齊根本沒有人在乎，高級layout，從來不關心這個，他們只關心電源載流和信號質量。。當然，這都是我師父給我說過的。
4 z# }8 v5 j) H1 _% \; P( b

TCCZY

woaidashui 发表于 2015-10-21 19:37
. D# C* v( x) ^: [  s; \3 U封裝我做了一年，板子我也lay了一年，封裝在製作的時候，格點可以隨意設置。板子place封裝的時候，唯一影 ...

我没有诋毁封装工程师的意思，但是我的这个项目的两个封装确实是那样的，我公司有自己的封装设计规范和layout规范，以便全程统一规范的加快成品进程，所以并不是你所谓的诋毁，谢谢！

ayalcy

将右键中的EN开头的勾去掉，就应该可以了

65770096

ayalcy 发表于 2015-10-22 08:59
将右键中的EN开头的勾去掉，就应该可以了

  ]; Z7 k+ y! d8 S( @, W我觉得是这个原因
0 X% y+ d8 i# H* f) Y5 ~. K

canghaimurong

遇到过 装完补丁 没再出现过