allegro差分对之间的等长应该怎么处理？

mengzhuhao

freeren 发表于 2015-9-7 08:54
不算两个规则，只是走线长度，偏差值没有一样而已

, M: [0 O+ ?- I像带着匹配端接电阻的走线 在做等长的时候应该怎么处理？因为这些端接电阻可能不是芯片之间点对点，而是额外拉出的一段走线，这些应该怎么考虑进去？

mengzhuhao

freeren 发表于 2015-9-7 08:54
不算两个规则，只是走线长度，偏差值没有一样而已

在做等长规则的时候 如何提前快速查看组内的长度关系 以便设置那根 并设置多长是最佳的？

mengzhuhao

freeren 发表于 2015-9-7 08:54
6 x5 |& d  K( Z2 I9 \  L不算两个规则，只是走线长度，偏差值没有一样而已

% l! }- i  x2 b) z, }
6 j! j! ]/ Y5 |1 D! Y
例如我在两个排针之间放置2个排阻，间距见图示


1 v1 U' T; O% I. ^0 n; A( u创建完排阻模型生产xnet后 旋转test0使用sigx打开拓扑工具
) E6 k& J: N3 p2 z新建一个相对延迟规则，设置一个长度约束


然后将test0-7创建匹配组，并将test0作为等长目标
$ ^6 u0 \( C  X' D
9 u2 ]. B/ ]1 B9 R- D

1 C9 g) y( t! g; e7 g5 t: O  K9 J" w
; u5 V) j0 O2 O9 z打开分析约束的设置，并使用工具自带的等长处理工具进行操作

* A8 H  c8 u3 r) {# q3 m
为何现实的结果跟实际的要求不同？ 这个长度等长到底怎么设置才是准确的？ 而且空间这么大为何不能做到等长匹配？可能跟那些因素有关？

4 _9 J5 R5 ?4 q  N7 o7 t' A4 k


+ _5 b* h: x$ d


) B& ^" c5 W3 h+ \+ T% d- p
. Z) E3 j" b4 S7 l' T# L

mengzhuhao

XNET_TEST.rar (37.97 KB, 下载次数: 10)

2015-9-8 00:40 上传

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这个brd文件 用于测试
4 |" y2 F9 y/ i8 C. C& T

+ \# V% T, @/ Q里面还有端接电阻匹配的 把前面的问题搞清楚后 后面的时候继续再问
. C: ~( @7 X: o1 ?

mengzhuhao

freeren 发表于 2015-9-7 08:54
4 H. W) H6 Y3 c: f3 `) q不算两个规则，只是走线长度，偏差值没有一样而已

$ r, c( ]8 N" p8 A* J. R
始终做不到2500mil的等长？

空间很大
6 }5 q# J' W  c3 u: ~/ L( a" d$ r1 V
$ s$ B+ [5 W4 B

mengzhuhao

freeren 发表于 2015-9-7 08:54
- Q# e2 b! V& h+ Q, |1 Z+ {& B不算两个规则，只是走线长度，偏差值没有一样而已

如果快速在pcb中选择要匹配的网络？

这点感觉好不方便（在以前使用的pads里面 匹配组都可以分别直接点击全选中 然后进行等长优化处理）

freeren

mengzhuhao 发表于 2015-9-7 21:45
+ r! V' Y8 L% k5 ^. D  o& U像带着匹配端接电阻的走线 在做等长的时候应该怎么处理？因为这些端接电阻可能不是芯片之间点对点， ...

1.端接电阻一般不做等长要求，但如果是intel方案的话，会对DDR 地址线和控制线的端接电阻走线长控制在0~100mil范围内；

0 q! Z6 V( P2 z6 q% W1 N2.所谓等长，考虑源端端和终端两个点对点线长控制；

freeren

mengzhuhao 发表于 2015-9-7 21:58
7 O- g( a& C7 n, ~; f在做等长规则的时候 如何提前快速查看组内的长度关系 以便设置那根 并设置多长是最佳的？

8 g' B2 j8 Z8 o还没绕等长前，普通拉线完，看同组内哪根信号最长，就是上限值，如：一组DDR 地址线，其中A6最长2025mil(假设目标控制地址线与时钟线偏差+-25mil),那么clk实际要绕到2000mil,然后组内其他信号围绕CLK 绕等长
% J, f; x# ?/ j5 z

freeren

mengzhuhao 发表于 2015-9-8 00:41
, m0 B$ k+ R6 O( L! u这个brd文件 用于测试

* }5 V; k: i$ Y& w5 ~# E! }你PCB版本，太高，我打不开，转个16.5以下给我，我设置好，发给你看

mengzhuhao

freeren 发表于 2015-9-8 10:17
1.端接电阻一般不做等长要求，但如果是intel方案的话，会对DDR 地址线和控制线的端接电阻走线长控制在0~1 ...

我刚才又尝试了一下不知道理解的对不对：
4 k8 J3 Q) X! {  ?" a- `不管是差分对 还是 数据 地址 的等长
/ L8 v1 [+ c; X+ |

首先设置最外层最长走线的网络，在相对延迟规则选项中右键打开sigx工具，然后按照提示新建一个规则，延迟0，容差5mil

) `( ^, H; P% S' a) N% _然后将所有相关的关联到这个规则后可以变成一个匹配组，并把最长网络作为等长参考目标
! w- F6 M3 f2 D6 z

. ?  Z! o6 m# N* T) M同时最长网络设置最小最大延迟规则（假设是某个固定的长度2995mil  3000mil）

' Q0 y! T5 M' r这样用自动等长调节工具进行处理的时候是不是就都按照设置的固定的长度2995mil -3000mil进行实际匹配（当然除非空间足够，得到的结果会比较好，否则还需要手工调整空间区域配合等长优化）
8 S8 w4 c/ p, G  D/ ~/ h
4 `- G4 O/ }9 x/ u* C6 E- i
2 ?2 r# U( p9 h+ r1 \( i4 C  D像您说的不考虑上拉电阻的因素，是不是也是在sigx里面进行设置，将里面的电阻与走线删除，相当是创建了不考虑伤拉走线的 芯片间的点到点 相对延迟规则？其他在设置一根最长网络的 最小最大延迟规则即可？ 不管我尝试的时候不知道怎么设置
( R" _6 [# P( r! K, w# O3 I0 M5 I1 Z
, c" d7 c. N# m/ }! v( ]我回头先转个低版本的文件

mengzhuhao

freeren 发表于 2015-9-8 10:45
你PCB版本，太高，我打不开，转个16.5以下给我，我设置好，发给你看

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2015-9-8 11:26 上传

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; W* t( I4 L$ C9 s
4 w# j* U; Y, L5 B/ Z$ i  }附件的原理图 我目前只画了一个数据等长  与上拉等长的  没有画差分对的  你可以在里面随便画与添加
; \' Z* p, v/ o- B2 s

目前我设置的上拉等长发现 pin到pin好像是等长了，但是会有上拉电阻段的DRC错误；不知道在规则设置的时候如何屏蔽掉这部分？是否可以设置
* X1 o5 ~' J1 c6 {8 m4 I
0 c1 P0 v# A4 i* z
另一个不是很方便的地方就是如何统一选择需要匹配的网络？只能通过原理图交互的方式这样的选择吗？


在allegro里面如何一次性选择匹配组 然后做自动优化等长？

" {9 [& m1 S' r1 K在进行优化的时候 是不是常用的方法是固定一部分手动画的线，然后然工具自己调节？还是控制好区域 与自动等长的规则设置 然后自动调？（因为规则中可以好多个选择项进行设置，gap 幅度 等 ）

mengzhuhao

freeren 发表于 2015-9-8 10:17
1.端接电阻一般不做等长要求，但如果是intel方案的话，会对DDR 地址线和控制线的端接电阻走线长控制在0~1 ...

如果是控制0——100mil，是不是也在规则里面单独设置pin-pin规则？
& c* b" A7 \' ^

freeren

mengzhuhao 发表于 2015-9-8 00:38
8 z" x6 K2 a6 o5 A' r' q) j- K例如我在两个排针之间放置2个排阻，间距见图示

同属性 net 设置一个BUS，然后用SIXplorer打开；
  a7 a1 n  v4 @: B

freeren

mengzhuhao 发表于 2015-9-8 11:33
4 f. r( z8 z" ?如果是控制0——100mil，是不是也在规则里面单独设置pin-pin规则？

, M: f1 R1 X+ j- O3 N% D& y是的，一般是加入T点设置
  e5 H0 x9 F! O+ v4 {3 h

mengzhuhao

freeren 发表于 2015-9-8 11:40
' t$ q: h, I% I0 t是的，一般是加入T点设置

; f% S4 n+ M! U9 r! ]' P这个必须加入T点才能吗？
1 z6 ]* K8 @0 [  y# ^1 t+ g
我尝试的设置是，首先选一根网络创建pin pair，然后sigx创建相对延迟规则，然后其他的跟它做匹配组  这个时候发现pin-pin的可以等长，但是到电阻的那侧有DRC错误提示
2 y+ G4 w9 i5 N; s( J1 ]
  @" I3 I8 V# h8 Y/ \, H. }/ A（奇怪的地方是：为何不能选择网络，然后在sigx里面删除到里面的电阻网络，只保留需要等长的pin的网络然后设置规则呢？必须首先创建pin-pair？）


8 h: \" I+ n1 D& K2 Y" m. F/ w; O
$ Z' s9 @1 ]' l, o, P( _  Z6 F假设设置T点的话，第一个点是不是点发射端，第二个点电阻端，最后点接收端 完成T点创建

& V% B" Z7 z  I, K# R6 a! D. Q
+ H# h# f7 R1 M8 Q8 W9 @+ _# g+ \在选择该网络创建相对延迟规则的时候可以创建2个规则，一个是发射端到接收端(0mil:5mil); 另一个是接收端到电阻端(0mil,300mil  这样设置对不对？即暂时不考虑它的等长要求)

那么在发射端到接收端这段网络的等长设置怎么弄？假设都要2500mil长，这个如果在最大最小延迟里面设置 会不会导致T点两侧都要等长到2500mil？
- H9 C3 l* C* H6 W% E

* ?0 ?9 K' V: t: e( _9 ~% W怎么设置T点的一侧是2500mil 容差5mil，另一侧等长，容差100mil上下