allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
先从你的原理图中导出网表，再用我的brd导入网表。

楼主，以第三方的方式导入你的PCB，OK.
1 A6 p' a7 i) ^0 y

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
0 d9 _4 H4 A1 ]( e4 o/ p导入的选项如图1，
& y( u, }: l, F  Y
$ U' F9 o! q) _- k7 O5 Y导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
太诡异了，我出的网表中根本就没有你截图的这个device信息。

6 u' F# m2 P0 C1 d) w: N楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

; E7 T7 x4 O6 s6 g: d' D这是我从原理图导出的第一方网表
* J- K  C7 C  M
1 Y- @7 q& r# T0 h, N* x3 k allegro.rar (4.92 KB, 下载次数: 2)

2015-4-22 09:08 上传

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fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
0 W' `1 c+ m+ Y: O  E7 b这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。
8 j. N* V5 b1 h, V6 B0 U

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
/ v# N* ~' z4 i6 N. z" H现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

2 n' U7 O  a6 h3 _- {* V, O" U估计跟1、2有关。
- z  @. r( _  ?, H0 e实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

* ?# o6 S1 n$ q4 P- |8 d! U

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

$ d& x! \2 [* j! O+ I' d  k+ l9 f恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
2 X! N# \1 S0 r9 y恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真