allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
- K0 B& {4 {8 ~; E$ L先从你的原理图中导出网表，再用我的brd导入网表。

+ o) ?8 L- ?+ Y: _/ ~楼主，以第三方的方式导入你的PCB，OK.
, t, w& U; T9 X# w

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
$ A' B: X+ i- q2 _/ g- D: f( p导入的选项如图1，
" R" }9 b3 T1 ^2 Y. c
5 C5 J8 f; ?6 M% l) ]* c3 B$ j导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
  C7 G+ R5 h) k2 I太诡异了，我出的网表中根本就没有你截图的这个device信息。

- L+ i" y% H6 g; ]8 f楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

# r1 _1 c5 P$ S+ D7 I* M4 b这是我从原理图导出的第一方网表
$ S, E2 h* X8 R, V: J5 O- U+ d- m+ F4 i
4 Q: f  B. y. K8 K1 `, w allegro.rar (4.92 KB, 下载次数: 2)

2015-4-22 09:08 上传

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5 |- p" M" m7 Q

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

) U! I: d) v3 |# I9 k使用楼主的网表文件，正确导入。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。
- o: @6 p7 U3 }0 B/ J' d& w

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

- J1 x8 T# d4 m& X4 v. U9 }2 f估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

: [+ q2 k8 t8 D( A

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
5 X, R" t: U/ e7 q" j/ T/ [估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。
0 W2 W! p9 h  K% }% T

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真