DDR3详解....各种技术参数

若华110

david.dan 发表于 2015-3-12 14:56
+ N- v( g, x, @昨天在科学园的课程很精彩，顶一个

  x1 A& v0 t/ E: n5 V; m% ~影响力  超级大
( e* a1 ^& A, V) H& `2 C

xo_brandy

周三的讲座不错。期待中

shark4685

Fly-by的时钟拓扑结构
5 L, ^% K. ~" L/ F9 d3 CDDR3采用菊花链式的结构，能支持更快的速率。
! @; k" L8 @9 r3 R0 ^9 ?
& S8 X& c8 `2 Q% b$ |

3 x0 ^) r- K, Z) T* b9 k3 KDDR2经典结构的T型的拓扑
# F+ ~. V0 r1 U  r) m
  j. S8 A7 k& k" E' P" v

shark4685

Write Leveling 机制
2 s& p, _( ^1 [/ X  T3 F) x
+ b4 J7 N( b, T% b1 |7 k; }0 B; H1 u因为DDR3为了更好的信号质量，达到更高的速率，采用了fly-by的拓扑结构，时钟到各片的物理距离变的不一样了，所以一般DDR3内存控制器设计了一种叫做Write Leveling的机制，其作用就是在芯片内部进行时钟和数据/Strobe间的延时。
1 c# C$ t& J) W% H0 K4 t& E
在系统初始化的过程中，控制芯片与SDRAM通过数据信号进行通信（training)，控制芯片根据收到的反馈信号进行内部延时调节，很显然，控制芯片到每一个SDRAM的延时都会不一样。
# a, t5 s* L3 n4 J/ S
) y6 |0 q3 \+ M! ^9 [通过这种机制，使得每个SDRAM看到的时钟，数据和STROBE信号，就跟在DDR2看到的一样。

shark4685

TVAC的要求：
+ n0 j: D7 z2 B# a% W/ {9 L
* }$ e" X9 u* E$ s* `4 g2 B3 VDDR3信号必须在VIH(ac)以上，VIL(ac)以下保持一定的时间
, k& L' h# P7 Y( g% l: U这段时间叫做TVAC，它是跟信号的速率相关的
, b3 p; U' F$ _2 g; `+ n即使时序裕量是不满足，TVAC的要求也必须满足。
9 {+ |. o  C# l3 O7 Z
" R! b& A& y: P# e
) h! c( l$ U0 Q# w- N) G

红孩儿

加油，楼住，好像理解起来越来越难了。基础不好啊。

ccnow

顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

红孩儿

ccnow 发表于 2015-3-13 21:35
顶贴啊，如果把图贴出来，最好把图中的东西都解释一下，比如nominal line等等

: ?6 a. B9 Y. B6 i" }. ^sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义
, v1 F9 j! R7 _4 C. F

( [( }" _0 W7 H0 R( d( M! v' f
6 @( M" [8 h# dNOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
6 _" c' y! F( c( D, ~' b0 D- Q" sTANGENT LINE 是切线
2 y5 d2 `, u* f! o
7 A! y2 Q9 I/ y5 B1 I% T上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。


% B. N+ \7 D! Z6 l4 f
! P8 k# W& O+ H  K0 _( g

JOBS

不懂，顶版主。。

shark4685

sorry，这位兄弟，JEDEC规范截图只截了一半，如下位NOMINAL LINE 的定义

( ^3 h% M2 `* n& C. G1 INOMINAL LINE 翻译成中文是标称线，标称趋势的（两点直连）
; q' W( D( @, l0 J/ pTANGENT LINE 是切线
% [/ y( Z1 q( Z
上面这两个公式是用来计算建立时间（setup time）的上升/下降时间的斜率。
3 ?. o0 d" A5 q6 ~; I7 y; p& e2 N
) {% D0 Y( i3 b! T3 p) h

shark4685

+ ~! E& c) z% i' i+ V6 [
; W, u- W8 K* g: S& h/ q3 ZDDR3的突发长度（Burst Length，BL）
/ ?1 O$ U# o* m/ G0 X
- \! T% m& ?1 F1 \. g+ M8 }由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
/ K. r$ X$ Z9 r7 z+ `而对于DDR2和早期的DDR架构系统，BL=4也是常用的，
DDR3为此增加了一个4bit Burst Chop（突发突变）模式，
3 z+ b. B  [/ p即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，
届时可通过A12地址线来控制这一突发模式。而且需要指出的是，
: _; q4 X# H0 x# W7 N0 V任何突发中断操作都将在DDR3内存中予以禁止，
且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

himonika

必须仔细听课。

lzwandny

顶顶顶来自: iPhone客户端

elenin

感谢楼主分享～～～～～

qingkong0709

能解释一下DDR4就好