大家讨论一下关于ddr2的布线规则

wyb546024278 · 发表于 2012-9-20 18:07

谢谢！

zpne · 发表于 2012-9-22 09:50

谢谢

wyb546024278 · 发表于 2012-9-22 11:54

pads走多片DDR怎样保持等长啊？T型等长，走完一根，再看看长度吗？大家都是怎么弄的呀？

krew84 · 发表于 2012-9-25 15:16

en 这两份文档不错谢谢了

Junhao · 发表于 2012-9-25 18:20

shirly229 发表于 2010-1-17 18:54
1 k. x% Q$ W4 N5 s9 k" p! \感谢

看看

chptbob · 发表于 2012-9-28 17:29

謝謝分享文件~~~

willyeing · 发表于 2012-9-28 19:49

其实布线layout guide是分析时序和仿真的结果，所以要多看看DDR2中时序，你就知道布线规则了。数据组内尽量相等，但是要根据你的时钟频率来判断的，比如:CLK=400MHz,半周期1250ps就是除了建立保持时间外CLKjitter，PCB走线延时差等等在内，如果能保证PCB数据组内的最长线和最短线相差半周期的1/20=62.5ps，这相当于400mil左右的PCB延时，也就是最长线与最短线相差400mil就不会有问题的。所以严格等长没有必要，如果不走等长也在这个范围之内就不需要，做了等长走蛇形线还会有其他规则。而且效果不如直接拉直走。clk与dqs要保证一定得关系，可以看datasheet。

与你同行 · 发表于 2012-9-29 12:39

谢谢！

xiaolianjun1985 · 发表于 2012-10-3 23:48

看下，正在学习中

alicewu · 发表于 2012-10-4 13:49

謝謝分享

guxiangdeyue · 发表于 2012-10-6 14:01

谢谢了

yat2011 · 发表于 2012-10-10 15:29

make，回头再下

sunxiyan · 发表于 2012-10-12 08:34

谢谢了

鳄鱼皮鞋 · 发表于 2012-10-13 09:21

学习了，

nantanke · 发表于 2012-11-9 16:19

学习了。谢谢

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