关于多层板50欧姆及100欧姆阻抗结构设计！

allen_ying

谢谢

fyfflzt

谢谢楼主

Sophie_aska

多谢分享~~

lmila

楼主, 多谢你的帮助. 附件是我要的10层板, 总的厚度希望是1.6mm.
' ]/ R8 {" e7 @7 M6 D信号层有差分100ohm, 和单端50ohm,  因为有比较密的BGA, 所以我
2 V0 Z8 ~. ?* E* X0 a! ?4 P  差分走线宽度4mil, 间距5mil.
: v& b0 K1 M! `# Z( p* r   单端线宽4mil.
" [* g) h" ]( Y9 o+ F0 n这样的情况应该怎么叠比较好?   供应商给的建议都是间距比较大的, 这样在BGA里没法走线.

4 |" Y/ W0 y' E6 P# ^6 w: K& p另: 我用的材料都是FR4, 据说FR4会因为厚度不一样, 而介电常数不一样, 是这样的吗?
/ W$ w* \6 U% s- @! w. K9 }那介电常数该那么决定?

lmila

楼主还想请教一个问题, 在多层板中, 有些地方用core, 有些地方用p片, 这个有什么讲究吗?
! @6 x( R* `) Q比如上面图片的10层板, 1, 2层用core, 还是2, 3用core, 这个有什么不同?
  }. F& E) v  n) G
我的理解是, 比如1, 2层用core, 那么1, 2层之间的介质厚度是稳定的, 压合之前和压合之后介质厚度变化不大;
' i: @: r' H7 v+ S如果1, 2层之间用p片, 假如 2层是信号, 铜不多, 压合之后介质厚度可能变薄;
. E) J4 q6 b# _! l( x我这样理解对吗?

liuyian2011

1 {. [7 X! s* \& v+ P' [

lmila 发表于 2011-9-6 20:55
楼主, 多谢你的帮助. 附件是我要的10层板, 总的厚度希望是1.6mm.
信号层有差分100ohm, 和单端50ohm,  因为 ...

$ g: c: G. e/ ?$ u/ a( J* C
, |" _$ o% ^7 B+ z; a请问你这个10层板有哪些层需要控制50欧姆单端阻抗和100欧姆差分阻抗？一般普通FR-4的介电常数为:4.2-4.6 ,计算阻抗时通常认为PP的介电常数为:4.2，Core的介电常数为:4.5，不过介电常数对阻抗的影响比较小，介电常数为:4.2和4.5，其阻抗仅相差1欧姆左右.

liuyian2011

lmila 发表于 2011-9-6 22:32
楼主还想请教一个问题, 在多层板中, 有些地方用core, 有些地方用p片, 这个有什么讲究吗?
2 W0 r% }3 m6 T" I+ x! W8 v' A比如上面图片的10 ...

这是一个关于多层板压合的问题，多层板一般都是通过PP和Core叠压在一起.第一：如果第一，二层间采用PP,其所用的Core是4张;第二：如果第一，二层间采用Core,其所用的Core是5张. 这两种压合方式中第二种成本较高，所以PCB生产厂商一般都会采用第一种方案. 只是如果在板子有盲埋孔设计时才不得以采用第二种方案来压合。

lmila

多谢！
9 L0 ^' M( c! u! r+ @0 V
差分线在L3， L5, L6;
单端Top, L3, L5, L6, Bottom都有；
% `/ r  |/ c/ c* u: v' I5 W+ L" b
/ h, S( v. J7 q- f) A  r( ~) M) z9 x搂住你太热心了。

king00083122

谢谢，非常好，学习下

Shan

强烈建议楼主把6层HDI板阻抗图给出来。

liuyian2011

Shan 发表于 2011-9-7 14:46
强烈建议楼主把6层HDI板阻抗图给出来。

( k8 K. y( o! ?8 {# T' K没有问题啊,有空我把6层一阶和二阶HDI板阻抗设计及结构方案给大家总结出来吧!

phobos

谢谢！

bugu

多谢分享， 学习了

dddlllyyy

今天第一次发了个六层板到工厂，人家问我做不做阻抗？我说不用，会不会有问题呢？

liuyian2011

dddlllyyy 发表于 2011-9-8 14:33
今天第一次发了个六层板到工厂，人家问我做不做阻抗？我说不用，会不会有问题呢？

很可能有问题,因为你没有阻抗和层压结构的要求,人家会随意弄一个层压结构给你,可不一定符合你的阻抗设计喔!