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电巢直播8月计划
楼主: forevercgh
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【原创】理性认识SQ的时序仿真功能(不断更新中)_如需转载,请务必征得作者同意

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发表于 2009-9-23 09:44 | 只看该作者
hao
我做SI有两年了, 刚刚入门呀, 希望和大家多多谈论。

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发表于 2009-9-23 11:37 | 只看该作者
请楼主和各位大虾讲解一下,源同步时钟里,strobe 比data信号会有一个延迟,这是怎么实现的,writecycle 和readcycle的各是什么样的 ,
我做SI有两年了, 刚刚入门呀, 希望和大家多多谈论。

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 楼主| 发表于 2009-9-23 12:45 | 只看该作者
问:strobe 比data信号会有一个延迟,这是怎么实现的. d& T- y" l8 d: d
你要搞IC设计?可以了解下DDR控制器是如何实现的
' u+ W+ L0 Y0 g7 T" l
: b9 |+ i/ C/ j1 T0 e2 x问:writecycle 和readcycle的各是什么样的- F7 U" |4 {* u4 w- e3 b9 C' l  j8 ]
writecycle:data transfer from cpu to memory
- W# l5 P* D- W2 X4 Q2 ereadcycle:data transfer from memory to cpu
) J" N" j1 B% F) P7 q" _2 `3 K! U+ v
- X, G, W; x1 G% o2 L源同步的重要特点就是strobe和data是由共同的driver产生的,同源。至于strobe和data的相位差控制的原因可以了解下setup/hode time
sagarmatha

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发表于 2009-9-24 11:28 | 只看该作者
学习了。谢谢

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发表于 2009-9-24 12:39 | 只看该作者
谢谢楼主的指点、

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发表于 2009-9-24 15:06 | 只看该作者
新手学习

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发表于 2009-9-25 08:31 | 只看该作者
好好学习一下,多谢!

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发表于 2009-9-25 21:19 | 只看该作者
学习一下,谢谢

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发表于 2009-9-26 02:21 | 只看该作者
挺有意思,看看

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发表于 2009-9-27 09:33 | 只看该作者
非常感谢,实用

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发表于 2009-9-28 20:54 | 只看该作者
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发表于 2009-10-9 16:50 | 只看该作者
大厦大厦大厦大厦大厦磊

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发表于 2009-10-11 21:12 | 只看该作者
21# ggzzc   hao  tie !

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发表于 2009-10-11 21:15 | 只看该作者
29# forevercgh    呵呵 看看实在的东东!

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发表于 2009-10-23 09:45 | 只看该作者
很好
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