《Mentor SiP系统级封装设计与仿真》出版与技术答疑！

李泽尚

li_suny 发表于 2013-1-18 11:06
Excel配置起来最方便。
5 X5 S' \; O% t! b* F+ S5 g6 P这三者确实是需要对应，EE7.9的版本中已经没有Device这个属性，变成了Part numbe ...

嗯，谢谢了，不过现在碰到了一个新的问题。
' P! E* @/ q( P, J8 g9 |# S( o我按照像阻容器件一样映射了一个FPGA的参数（FPGA的symbol被拆分了多个单元），可以一个个调用进去，但是打包出现问题，用CL VIEW调用就不存在问题。请问下是不是这类型的器件的映射有不同？

李泽尚

李泽尚 发表于 2013-1-18 11:34
嗯，谢谢了，不过现在碰到了一个新的问题。
我按照像阻容器件一样映射了一个FPGA的参数（FPGA的symbol被 ...

解决了，点击完后还是要点击下CELL那个区域，保证有cell和symbol对应~~打包就没问题了~~~

张湘岳

li_suny 发表于 2013-1-18 10:38
和我这边的情况不一样哦，我是只要定义了盲孔，扇出时会自动选择盲孔，而且选择的是相对较薄的。

拉线出来打没问题，自动扇出有问题，即使先定义的通孔，扇出也会去选择盲孔。

li_suny

5 I+ G4 ]5 ?7 y% p# c

张湘岳 发表于 2013-1-19 00:38
拉线出来打没问题，自动扇出有问题，即使先定义的通孔，扇出也会去选择盲孔。

' O. ]1 U( }2 x# k/ J' X# T% |做了一些实验，再写几条关于EE扇出的特点。

1.如果定义了通孔和盲埋孔，EE会自动选择盲埋孔作为扇出孔，而不管定义的先后顺序。
2.在定义的盲埋孔中，普通网络会优先选择浅的盲孔作为扇出孔。
( u6 p( a" J, G1 i# V( F' x& q3.对于平面层的网络，例如电源VCC或者地GND网络，扇出孔会选择打到定义了平面层的那一层，例如定义了1-2，1-3和1-4的盲孔，GND平面定义为第三层，VCC平面定义为第四层。
* a/ M7 z, k1 {4.执行Fanout后，扇出结果为：一般网络Via1-2，GND网络Via1-3，VCC网络Via1-4。
5.如果设计中只定义了Via1-2和通孔，则GND网络和VCC网络会选择通孔扇出，因为Via1-2无法连接到对应的平面层。
欢迎讨论！
& i/ p" Z5 i2 M
0 `9 Z, `6 M' `' j2 y, g; P& l& R截图如下：

李泽尚

li_suny 发表于 2013-1-22 14:11
做了一些实验，再写几条关于EE扇出的特点。

1.如果定义了通孔和盲埋孔，EE会自动选择盲埋孔作为扇出 ...

1 d8 q5 I- o: `% q% j# `2 u呵呵，那看样子这算个小BUG了，得李老师向mentor的提提意见改进了。

张湘岳

li_suny 发表于 2013-1-22 14:11
8 r+ M) @5 _  H  C7 \& i, W做了一些实验，再写几条关于EE扇出的特点。
6 L5 }0 p  R$ u4 O8 t
7 w2 K- l6 b! e1 S1.如果定义了通孔和盲埋孔，EE会自动选择盲埋孔作为扇出 ...

确实如此，只好fanout后手动修改需要做盲埋的了。李老师分析得很透彻，多谢多谢！学习了~

zmg2007

请教一个问题，在Mentor中做Part时，有没有什么方法让只有2个pin的symbol和3个pin的cell对应上？

li_suny

李泽尚 发表于 2013-1-22 15:40
呵呵，那看样子这算个小BUG了，得李老师向mentor的提提意见改进了。

确实和Mentor研发团队那边的工程师交流过，有些建议他们确实应用到新版本中了。
不过这个，不应该算个Bug，估计一时半会也更新不了。

li_suny

张湘岳 发表于 2013-1-22 19:56
确实如此，只好fanout后手动修改需要做盲埋的了。李老师分析得很透彻，多谢多谢！学习了~

以前也没这没用过，因为定义了盲埋孔通常就不会用再通孔做扇出了，
有问题多交流。

li_suny

zmg2007 发表于 2013-1-23 15:36
请教一个问题，在Mentor中做Part时，有没有什么方法让只有2个pin的symbol和3个pin的cell对应上？

可以，只要创建Part的时候添加一个NC引脚就可以了。

zmg2007

成功了，谢谢李老师！

li_suny

zmg2007 发表于 2013-1-24 10:58
4 d: e" @/ ?9 v$ K, P$ F4 G" O成功了，谢谢李老师！

' n' t  x# P1 Y2 J不客气，有问题多交流。

liu525670

li_suny 发表于 2013-1-25 01:47
不客气，有问题多交流。

您好!遇到一个问题:
$ f4 i) [, \: p7 u我在原理图里面换了个元件,重新打包后导入到PCB,原来画好的过孔全部没有了,导线还在,这是怎么回事,
  m) L5 Q% F1 j% |紧急求助,不甚感激!

li_suny

liu525670 发表于 2013-2-1 15:16
您好!遇到一个问题:
" Z8 p% |7 N: n: y. T; O我在原理图里面换了个元件,重新打包后导入到PCB,原来画好的过孔全部没有了,导线还在 ...

这两项都不要勾选，再试一下。

liu525670

li_suny 发表于 2013-2-1 16:30
- B$ I% v  F5 u2 b" Q. R+ ~; a3 W这两项都不要勾选，再试一下。

& d: f( V) S- f% U* }# j- X2 R谢谢!我试了,但还是不行,后来板子急发,我把所有过孔和线全部Lock,这样过孔是还在,但线的网络断了,之后又重新导了一次网络,问题是解决了,只是不知道是哪里的缘故,不知道是原理图哪里设置了还是软件不稳定.