捷波公司的电脑主板！（大家来找碴）！！！

Dandy_15

mzsuper 发表于 2008-3-27 10:53
layou对主板function的影响应该不大,大概在20-30%
但是大约60%emc问题都可以在layout的时候解决
5 k& W% }) R9 C9 ]+ F7 B, V我们这边 ...

请如果在电感下布地线，这样行不？
. h, T+ t8 }# g# o; ]

Dandy_15

cmos：
有几个问题想请教你，
1:shape的边界必须在格点上，grid-off是不允许的。  就是关于gird是怎么设的，设多少，有什么要求。还有布线时grid与铺铜时的grid设得在样吗，那布局时呢，该怎么设。
) z3 H( i- l3 v2 H- N* N$ X2、shape不能跨越焊盘，进入器件内部。为什么，有点资料是讲，对于退藕电容，最好就近对地或电源层打孔，这样对于比较大的电容，如1206,3216,3528之类的大电容，让shape进入焊盘,再向中间打孔。这样不就矛盾了吗，想知道为什么不能让shape跨越焊盘。谢谢！

徽之兴

没装Allegro，看不了;)不过要顶一下

teltium

好好学习一下了 哈哈

hualu2951

楼主写的真好  学习了  

cccccc32

好帖子 学到很多东西

紫云卿

其实，楼主举得例子中的问题，在我们公司稍微有经验的layout工程师，都不会犯这种问题，例如铺铜进焊盘啊，BGA的pin脚间穿线不在中间啊，走线不是45度拐角等等，这个铺铜的小锐角处理我想很多layout工程师都会遇到这样的问题，因为休整铺铜确实需要大量的时间，很多工程师都明白这个道理需要休整，可是时间限制的问题，都不会再仔细的去整改了，因为在规定的时间内，加班加的晕头转向都勉强将板子设计完，高速信号的额外处理都要占去很多时间，铺铜的处理最多使用半天时间进行，这已经是极限时间了。
所以说，layout设计有的时候也是一件很纠结的事情。
: X7 E+ k/ G4 I) W1 x6 Y4 X$ {& u其实，设计质量的好坏，除了layout工程师本身细心程度、责任心程度外，layout负责人的规划及规范的制定也是很必要的，毕竟每个公司都有layout新手，在没有足够经验的同时，他们的设计质量完全是要靠设计规范来约束的。
希望楼主能再多贴一些比较好的板子，例如sony这类铺铜处理的严谨性及他们这样处理的原因，因为只有了解了它们的危害性，许多工程师才会警醒，避免因为觉得不会有太大问题而忽略细节的处理。
/ B) z$ x6 b$ e, o9 G/ Y  W1 ]% l另外有个问题想要请教：对于6层板的叠层，50欧姆阻抗控制的线进BGA080封装的芯片，只有4mil宽的线能进入，那么进入BGA080时就要将线宽变细，从而造成阻抗不连续状态，这又怎么避免？因为50欧姆的线宽按假八层的叠层来设计，线宽也只能做到6mil。如果按照正常的6层板叠层，top/bottom线宽要8.5mil，内层要就做到23mil，这样进入例如想DDR这类BGA080的芯片，变线宽4mil完全不行，假八层成本要高些，可是也要6mil变4mil，对于DDR3这样高速率的线，变线宽一样阻抗不连续，这种阻抗不连续造成的影响大还是小谁也无法测量出来。
因此，6层板的设计，至今觉得没有什么好的解决方案，如果楼主有好的方案，希望能够共享一下，这个回复不知道怎么贴图片，本来是想发个叠层图片的，发不了。唉。

niuwa

这个真的加工出来了？还做成了主板？偶滴神哪。想想那些线的处理我就鸡皮疙瘩，捷波？记住了。

每天学一点

值得学习

wojiushiljg

收获不少，谢谢分享

moioye

ccj424 发表于 2008-3-27 11:37
一般情况下我采用填补的方式把他填充成钝角。不知道这样是否能行得通，请高手指点。谢谢！

- p! x4 j7 ^/ K4 }% s0 m& Y0 i不同公司不同的要求吧，我们在处理的时候只要不是45度角就行，一般都是两个135度角加一个90度角。
; K/ T8 Q& U% ^3 h0 {

bluemare

看了lz的剖析，才发现不能迷信主板啊，lz真nb

elfkid

好贴，学习学习

routon

这个板子看过，感觉最大的问题不在这些细节，一个用四层板完成的带DDR的主板，试想性能能好到哪里去？不知道大家有没有看DDR部分的走线，乍一看有蛇形线，其实走线管理器里面根本就没有等长设置。再者，地址线、数据线胡乱走一通，好才怪呢。很多电源类型，竟然在一个平面里给分割够了，PF。

neon

学习了，楼主威武