深圳某公司高级layout工程师面试题目,看看你会几题。

ldxd520

为了答案，我也来顶一下。

wudi20060501

100页还有好长的路要走呀！顶起来！

暮色猎手

好好好

qczhang568

顶起来

xueling2009

盖楼等答案.

mia0830

顶起来，等答案

layout小二

有难度啊

Hymanliuman

顶顶顶顶顶

zingso

还没回复呢

wang66jin

一年了 还没给答案啊 下面我来盖楼

wang66jin

伟大的度娘 无所不能
+ m! D2 Y# k5 i0 H1，        PCB上的阻抗怎么控制？
: u9 x: B, Z: H' E+ |传输线->特性阻抗 ->板材介电常数、板材介质厚度、铜箔厚度、铜箔宽度、绿油
5 I3 n2 R+ E, @/ H& A9 x8 V. P

wang66jin

伟大的度娘 无所不能
2，信号线的传输速率是多少？
8 {( m3 P; J, o7 v5 m电信号在真空中的传播速度是光速，3 * 10^8 m/s or 11.8 inch/ns .   1 inch = 2.54cm = 1000 mil, 在其他的介质中，如果相对介电系数是Er ，则传播速度为 11.8 / Er^0.5。

& Y7 B  k% Y9 f; [6 Y$ ?- _FR4板材信号速度为6in/ns：这样计算出来的
# Q% R# p% }# p( f Vp= V/sqrt(Er)
Er是FR4的介电常数
- J7 k% g9 u& N  B: a$ D3 R6 D V是光速

2 B& ]4 o5 K% Q2 F) N3 K信号在pcb走线上传输需要一定的时间，普通FR4板材上传输时间约为每纳秒6英寸，当然表层走线和内层走线速度稍有差别。
试验中发现的经验数据为，当信号在pcb走线上的时延高于信号上升沿的20%时，信号会产生明显的振铃。对于上升时间为1ns的方波信号来说，pcb走线长度为0.2*6=1.2inch以上时，信号就会有严重的振铃。所以临界长度就是1.2inch，大约3cm
( W5 q: ]: U- Y; {% @. D1 U

wang66jin

伟大的度娘 无所不能
3，        CMOS器件输入管脚在电路中要如何处理？为什么
) L: [- K( G* V- j; h5 S. q4 ^/ m  SCMOS器件是电压控制器件，输入阻抗高，CMOS器件不用的输入引脚不能悬空，悬空感应的电压高，会损坏器件。
如果是功能管脚则要看具体电路，比如与非门的不用的输入脚应该接电源（高电平），或非门的不用的输入脚就应该接地（低电平）。
不用的输入管脚都要接地或电源。这是因为COMS是高阻抗器件，要求输入电流很低，所以一旦输入悬空会使得输入不确定，引起输出不确定，影响电路逻辑。 输出管脚不用接。一般地说，不论是否是CMOS或TTL，其输入端如果没有用到，都应该接地或电源（通过上拉电阻）。
& z+ f% W! i7 N对TTL数字电路，输入段悬空等同于输入端是高电平。
: U: t& ?+ y" F) Q; c' n7 O2 D也就是说，对TTL数字电路，该脚如果就是输入个“1”，可以让它悬空。
CMOS电路没有这一项“福利”，一般输入都不要悬空。
* P7 c: V7 ~# r( s- z" V) s对模拟电路，比如运算放大器，不用的输入端，要胆大爱悬空就悬空，没大碍；要不放心接地就成。
, M/ ~1 G7 Y: ]2 b悬空会导致静电击穿现象，不是可能，而是早晚会，CMOS的输入端输入阻抗很高，极易积累电荷，当积累量达到一定程度时会击穿栅极。
管脚本身有配置上拉下拉功能的时候，而且已经配置上下拉的时候，管脚可以悬空。
（1）当输入引脚是内部集成了上拉电阻或下拉电阻的， 这时候即使悬空，（可编程器件需要配置为上拉或者下拉输入），也没有问题；
（2）集成逻辑门电路在使用的时候，一般不让多余的输入引脚悬空，特别是CMOS电路的多余输入端绝对不能悬空，原因是它的输入电阻很大，容易收到外界静电或工作区域工频电磁场引入电荷的影响，而破坏电路的正常工作状态
2 c7 d/ \, v+ C6 M

wang66jin

伟大的度娘 无所不能
4 g5 c0 F8 n4 V: S% z' ?9 q4，        TTL电路不能直接驱动CMOS电路的原因是什么？
TTL电路指电路遵循TTL电平规则（+5V等价于逻辑“1”，0V等价于逻辑“0”），而CMOS电路遵循的电平规则是（3v - 18V等价于逻辑“1”（具体电压德参考芯片供电电源），0V等价于逻辑“0”），由于他们遵循的电平规则不同，所以有时候TTL电路和CMOS电路布不能无缝的直接连接通信
6 U* [& o% I) Y- }3 E1 C! i/ j1，TTL电平： 输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平 是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是 0.4V。
2，CMOS电平： 1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。
3，电平转换电路： 因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需 要电平的转换：就是用两个电阻对电平分压。
4，OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能 将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱 动门电路。
5，TTL和COMS电路比较：
/ N* W& n5 R$ h% w) e: {% L1）TTL电路是电流控制器件，而coms电路是电压控制器件。
2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。 COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。 COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常 现象。
' x  A0 V/ Z3 L8 ?1 A9 C; V3 z3）COMS电路的锁定效应： COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大 。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易 烧毁芯片。 防御措施： 1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。 2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。 3）在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。
8 x0 G; c7 F, }1 V& J& @4 J4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电 源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS
, x: X9 E; M6 p4 N1.CMOS是场效应管构成，TTL为双极晶体管构成2.COMS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差4.CMOS功耗很小，TTL功耗较大（1～5mA/门）5.CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当。
: J+ P  i- `. {5 `+ e

wang66jin

伟大的度娘 无所不能
5，较长的时钟信号要走带状线的原因是什么？
高频信号线走在表层容易产生较大电磁辐射，也容易受到外界电磁辐射的干扰。将高频信号先布线在电源和地线之间，通过电源和地层对电磁波的吸收，所产生的辐射将减少很多。时钟信号要有良好参考平面。