捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html
) k+ s" N* v8 e  S# E4 ?- f
- [  C0 g  W; u4 I' E2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
6 |7 G' W0 p: h) |( n* K. F0 P: [2 i$ a也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
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5 m4 q* N; J3 H1 E9 i5 s花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
) _4 Y% j6 }! M. p6 O* J0 z; }
1 o+ m$ z6 v/ k4 j' y大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

+ i/ p3 @% n8 I3 J! n+ O! b* m但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。
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[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表
. o) v% H' ?3 J! X- f
  R% v0 F8 D; J% w楼主是非常有心的人，在这方面给了我们很好的借鉴。
6 v* G2 s6 [! R, v- \+ f但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

3 F; r( x4 f* _2 g% s
是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
4 Q7 m! S, K2 k7 F5 u意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
0 [( y2 `; t7 A. y
+ q' k, m+ l( |& }8 c/ f4 U所以不是不能完成的任务，只是你做了没有的。
其次就性能来讲，哪个性能更好，这个没有争议吧。

( O2 ?8 s7 Z  O等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

# x, W& r% S8 q! q" B( |[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）

8 R" z: w& {2 a$ E1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的

- D) J. U5 m0 t
9 w7 [( M$ t8 Z7 L2 L6 @: }5 F; b2：被via割断的浮铜
0 k( C' N- A3 J' T  a6 }
3 c0 `4 W# t5 @$ d2 |+ H

% ^7 n( Y. ~( R" k/ B% X3：via删除了，铺铜没有调整就是这样的
. Z. Y( O* [4 D7 ]0 n' M' I0 s. p

7 U4 L9 f+ p$ t$ Y- q
4：自动铺铜造就的小天线
9 P3 L0 a/ ]0 w7 X) F. h

5：从有利于焊接的角度，器件焊盘不要全覆盖更好。


! v) J# h- Y' d4 j
7 {$ k) E+ Y# G, r" ]& w6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。



6 R! \- {) e9 [/ r5 j1 B7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.

9 |* g: @1 w, v4 ?# e! t1 q

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[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：
+ M1 u5 m: y- \2 f' `
1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
# d  f+ _1 }3 ]0 V' v
- O# _1 m& C3 S/ }5 @
! I" ]* D9 ?2 o+ p
2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

. T: Q9 W: r! c! [- }0 y

! m5 s2 Q, a5 u  S
3：电源部的电容，被如此穿越。
此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。
0 V5 F5 R  }& _. j0 c/ K


7 S5 n8 w( E1 g; `" m+ l其实空间很大，为何要一定要从下面走，还要贴着管脚

! \" Y" z: |6 j4 Y1 P" z' e* E

4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。

2 I. a3 u  S6 j3 G  ^9 z) z# r

5：可优化的差分布线，差分包地还可优化完整。
+ r+ C* V( M% y; P. @$ U9 N

8 o1 j, @) i( G, k
  a+ y- L' c) R: k1 r6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
# {! r% W1 g/ C


. L5 ?7 S1 b  \; }% w& e7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。



8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。

+ W- {# y" Y4 h- u! B! m) }
9 ^8 r& O1 G% ]+ ~
0 I  W9 ]& Y& x% y. L9 V9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。


% ~% X# R( I: T( s4 H
6 j" |# ^/ W% O
细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
为什么出焊盘的via从来就没有能打正的。
1 o9 C+ D  Q( G0 r% [

4 f0 T, S" m8 Z+ _  W- }9 G
3 `7 p: i' ?' ~2 G10：cline与shape互连时要小心，不要制造锐角出来。
5 I+ i4 j0 W) T7 t

& M; S; f  M  c+ V* p  k6 ]7 j
11：lock off的线，不是问题的问题，也是check中需要修正的一项。

% ^1 o" [4 Y1 G, a/ v. G& C
设置篇：

  m/ x# p; u7 F1 e7 D1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？

相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
NET_PHYSICAL_TYPE = PWR
NET_SPACING_TYPE  = BGA


7 f* a5 w# I) J: \+ S0 ^+ P+ P% ^
) h8 i0 T2 ]8 j* c- f$ c
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。



. o  U5 p1 [& N5 |0 B3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
8 T7 X+ H3 J0 N, K, b8 E但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。
; d7 Y8 h" e+ L2 B; z3 h


4:4个方向放置的带极性电容
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。
0 ~4 x7 j" N. V5 q6 Y8 {2 Y) Z7 G

; j# e. {# g$ h
5 d9 f: G! ~/ V& v- n丝印篇：
" _4 [  n+ G7 B# V  I这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
& Q, h6 n$ O% Q1 m我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
4 D4 O" V& ^8 y: k; t$ l5 G
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
2：silk 文本和器件丝印相叠
3：silk文本被via的drill打断。


; @% E, m5 P7 V5 i5 b
; `0 O' T2 ~8 J4：叠在焊盘上的丝印
4 U& x, _0 F& h9 [# G

! T' C" L  ?3 ?+ k
) F" r! {8 v& ?- ~5：竖器件，横放丝印


. U0 I* Y+ X+ e2 Q/ j/ A
+ N' z# \' u' o: Y2 y: m  v; O/ f6：没有摆正的silk名字（有空间的）
9 |  e  ]/ i& i$ X! d
' L4 Z5 E7 N, V# t

7：没有放齐的silk文本,如果用大格点放就能放齐的
8 T- T7 S# Y1 g1 d2 ?
0 f8 v  t5 E3 l) D3 b! Q( s& x
6 b8 N8 {- t8 Z5 q$ ]: }
8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
1 A$ Z! k/ B' x, _  \" O9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。


2 P( [" u2 Y* w" y& Z# w$ Q5 D2 o[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

zll

值得学习呀！

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

8 m4 n7 j0 }8 B! y4 l
铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
" K& j9 |+ }. k& X虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
- D+ B% e' z& g: o; t. CLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

8 Q9 e7 M; ?8 i& r8 `* A
# a/ K" w) @- r! v; b
, @3 R3 p3 A. q! d
( M+ k! f1 _, {; D- X- @二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。
, U0 D8 Y. @, A/ e1 i, a- i* C
布板的也太没有责任心了。