DDR2中clock与dqs之间的时序关系

icy88

我们都知道,DDR2为源同步时钟的时序关系,其中dq/dm与dqs, address/command与clock,这两组的时序关系比较明朗,即前者为数据,后者为数据的触发信号,DDR2还有一组即dqs与clock的时序关系,这两者似乎只有在驱动端有联系,而在接收端没太大的联系,对于这一组的信号时序一直存在疑惑,望高手解疑,另欢迎大家讨论,重赏!

ann_wz

yuxuan51 发表于 2012-5-9 13:20
3 z$ b6 Q# r# }9 f5 V你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

, {* p0 V# s% o0 W读写平衡不是针对，，ddr3 fly by拓扑里面的读写命令控制信号，读写平衡保证每个颗粒的读写命令的到达时间一致，保证同一个字节的数据同时写入或者读出，其实应该不是调节dqs跟时钟的之间的关系对不？

lizongshan

DQS可以根据CLK调节来更好的匹配DQ

wudilanyang

学习了，留下足迹，谢谢！

dzkcool

个人观点：
" x% K; \1 [2 s1、无论读写操作，DQS都是由驱动端发出的，Memory是不会发DQS信号的；
, `5 ]# E0 g* P/ y- G' C( A2、clock在发出读或写操作后过一定时间后，才会触发DQS信号，因此clock与DQS没有很严格的时序关系；

yuxuan51

dzkcool 发表于 2012-5-9 12:51
个人观点：
% [( M( H8 o6 |; u1、无论读写操作，DQS都是由驱动端发出的，Memory是不会发DQS信号的；
2、clock在发出读或写操 ...

; ^5 ]' |4 x+ l6 m" Z5 Z# Q% z( o) B
源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致

yejialu

对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个关系。是因为Memory controller可以调整DQS 与CLK的时序关系，所以只要布线不是很夸张，这个时序就不会出问题。

icy88

5 J( z1 K+ W; y9 L! I0 s" L
jedec上关于dqs与clock之间时序关系的定义有如下几个参数:
) L2 L; T) L# d: C8 X1 C9 ?
) `9 N/ F+ _3 y
+ m0 {3 V* }7 M( J

icy88

yuxuan51 发表于 2012-5-9 13:03
* O: H: f: D; ~# d6 W源同步和内共同时钟同步有一个很大的区别就是源同步时DQS与DQ的方向始终保持一致

- y* a( f& e, X  o+ S( z还请yuxuan51帮忙分析下dqs与clock的时序关系

icy88

yejialu 发表于 2012-5-9 13:10
" v; o8 ?7 w: C2 K) L& g8 |4 i$ c对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...

您说得memory controller是DDR3中的功能吧?

yuxuan51

yejialu 发表于 2012-5-9 13:10
对于DQS 与CLK的时序关系问题。以前DQS 与CLK的线长有比等长的关系。现在有的Memory controller 没了这个 ...

你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证一样，所以有了个“write leveling”这个功能来保证时钟与DQS的时序，但是DDR1与DDR2貌似还没有这个功能，所以还是需要考虑DQS与CLK的关系

yuxuan51

icy88大神啊，我还想听听你的高见呢

yejialu

yuxuan51 发表于 2012-5-9 13:20
你说的这个情况是DDR3，由于DDR3的时钟与地址，控制线为菊花链结构，导致时钟到每一个颗粒的时钟没法保证 ...

* u  I/ S4 e2 P4 c8 m1 h. D1 a是的，是DDR3 。DDR2 还是有DQS与CLK的等长的。

yuxuan51

+ O0 }* v6 g1 n% b( h; m) C' d* Y3 }
3 ?6 @% ^6 u( L& H/ \9 Q3 Y  a$ i没有人继续讨论了么。。。那我先说下我的看法吧
+ |; R1 p9 q& \& K8 ~( s( M
5 l2 W6 \, y% y# \5 x$ g! F! I# i首先在DDR2的规范中在DDR2侧输出数据时（也就是我们常说的读数据），DQS和CLK还是有一些指标的，下图
* [# i- o% N  N
4 p- R  Z: A0 u0 i5 q8 P; Z+ P
* {# ]- H. _6 \) Q" Q3 o6 D- c
1 J- v2 x. T, {) b  |

这里的tDQSCK即DDR2输出DQS时相对于CLK的偏移的大小，它是个范围值，下图，在CLK沿的左边应该为最小值，即负值，在CLK沿右边为最大值，即为正值
3 }  a+ a2 a4 F( }1 d, n
: `$ s" _" g  b" h) w

2 q4 T4 m" `' f% N2 V: n
; H0 \, `% j$ K' u' I1 u9 v
还有两个参数为Read preamble和Read postamble，意思为读前准备状态和读后同步状态，两个都为低电平，将有效的DQS时段夹在中间，其中Read preamble大约持续一个周期左右，下图

1 _$ Q7 l) k: h% t8 ^, `0 {, w
0 j' q1 f$ Q6 G6 m
% v7 e9 i+ Y) H8 y1 e! L# L  ~

确实很少有资料提到DDR2输出数据时CLK与DQS的关系，从POWERPC系类的datasheet里也没有发现读DDR2时CLK与DQS的约束要求，个人觉得应该是控制器将接收到的DQS与CLK进行了相位调整，类似于调整DQ与DQS那样，当然仅限个人猜测，希望能看到大家更多的意见和看法

icy88

发篇大牛写的论文,网上找的,大家共同学习下
& A7 C) f) V! r6 L& I
2 Y5 {- Q) H- g Channel_timing_error_analysis_for_DDR2_memory_systems.pdf (1.89 MB, 下载次数: 1811)

2012-5-9 15:41 上传

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里面有列出了ddr2种需计算的时序关系的公式
& c$ G8 \& M- h
- I, _& q& J* Q

IEEE网站上卖13米呢,大家珍惜阿!

icy88

yuxuan51 发表于 2012-5-9 15:48
) U' Y9 b  ?" O0 I% X+ A没有人继续讨论了么。。。那我先说下我的看法吧

首先在DDR2的规范中在DDR2侧输出数据时（也就是我们常说 ...

我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从driver端发出后,数据的采样就跟时钟没有关系的.如果根据下载的资料来计算话,只能说在芯片内部时钟跟dqs是必须有个时序的要求的,
( h& W7 m9 U3 C, J+ T
. X  m3 Y0 t5 `* G
* `/ O' Z* _* W
high speed里翻出来的源同步总线的结构图.

由图上,强烈怀疑是芯片内部触发器有一个数据的最小锁存时间要求,因此要dqs和clock有一定的时序关系.
5 W$ ~# e& T: M8 c  x9 n5 W
+ g) V2 S8 F! V% T5 t: C不知理解是否正确,欢迎拍砖.

yuxuan51

8 ?' T  ]. u$ F. i

icy88 发表于 2012-5-9 16:35
7 c- f) W5 q/ U4 _我一直在纠结着dqs与clock的时序关系是怎样产生的,因为按照源同步时序的理解,只要时钟触发strob并与data从 ...

3 T* b: ~/ b7 f& ]

两个观点:
0 G3 S# i( M. W; I$ P$ i9 ^* A
1.DQS虽然叫做DQ的时钟，但是它的表现形式和我们常见的时钟还是不一样的，常见的时钟形式是1010这样的重复码型，DQS不是，它只有在有进行DQ采样时才表现出1010这样的特性，所以它本质上来说还应该当做一个特殊的数据流来处理，需要时钟沿来触发采样，所以有了DQS和CLK这样的时序关系

. T+ l/ a6 n& f; k7 l- p- L2.DQS相对于CLOCK的延迟太长的话，则数据总线占用时间过长，如果紧接着有读/写操作的话，会出现总线冲突，所以需要时序关系来约束

yejialu

如果DQS与CLK的时序不对，那么DQ信号和ADD之类的信号怎么匹配呢。 DDR怎么工作呢。 所以DQS与CLK的时序是必须的。