[善用Allegro]之Desgin Compare的用法与网表比较。

deargds

Allegro中自带有Design Compare工具，利用它可以比较明了的看到线路的差异。当然也可以通过SKILL进行比较，不过我们的目的是要善用Allegro，其它的方法暂且不提。
9 T# s4 K/ K8 H/ Y" O0 f一，打开需要进行的比较的BRD文件，执行Tools > Design Compare , 因为是基于JAVA，所以要等一下，如下图：
" Y# ^3 o  Y1 W. U% Q
二，此时在BRD目录下会生成同名的XML文件。然后点击File > Import  选择需要比较的netlist文件（本例中使用netlist格式为allegro.dll Or telesis.dll）。
左边窗口为当前BRD文件NETLIST目录树，右边为导入的NETLIST目录树。直接点击各个结点，左右窗口会自动同步。黄色代替NET中PIN有差异，绿色为OK，红色表示NET名差异。

+ y, P; ?* \) C1 l  K* _0 U8 }三，如果需要查看特定的OBJECT，可使用FIND与Filter功能，
  v4 ]1 z/ X1 X
. j0 E8 ?; Y' \( g; C- T: H; T
7 c3 S& w2 G$ X( R4 _. r3 Q
四，生成REPORT，直接执行TOOLS > Comparison Report ，选择保存目录即可。

Dandy_15

确的，楼主的方法不错，不过呢，还是会有不容的问题，如package全部有差别，这样会有很多不同多，有点烦。
用File/Import/logic/选上Creat PCB SML from import data.点单击Desig compare，用这样的方法比较，可能是比较好的方法。
备注：16.2版本这个功能，其它的版本有没有，我就不知道了。

i4dm99

支持20#的方法，正在使用中。。。。。。

cw883561

good ....有點想試試.....!

matice

原帖由 deargds 于 2008-6-20 13:55 发表
2 p4 ]( _6 Y1 SAllegro中自带有Design Compare工具，利用它可以比较明了的看到线路的差异。当然也可以通过SKILL进行比较，不过我们的目的是要善用Allegro，其它的方法暂且不提。
一，打开需要进行的比较的BRD文件，执行Tools > De ...

; t# p+ A% q* K& i! t- }
! ?5 a8 Z1 G+ @( L; V# ]谢谢
# D+ P& W3 |2 l' J( ~请问orcad直接生成allegro网表是三个文件，选择import网表的时候，怎么选择呢？

deargds

原帖由 matice 于 2008-6-20 14:08 发表
7 O/ |+ V6 \* D# ?3 w6 f

谢谢
请问orcad直接生成allegro网表是三个文件，选择import网表的时候，怎么选择呢？

如何没有allegro.dll使用telesis.dll也可以。

matice

原帖由 deargds 于 2008-6-20 14:11 发表
7 f/ _- z0 w1 K, j. v) T9 y7 B3 v
8251
如何没有allegro.dll使用telesis.dll也可以。

直接生成的那种3个文件的网表，没有办法比较吗？
; M- R0 ^* j- p3 a- D- a) c; s也就是每次比较，都需要用orcad通过other方式来重新生成一个other的网表？

deargds

原帖由 matice 于 2008-6-20 14:15 发表


5 w2 M+ N9 V- T$ _+ }' g) i直接生成的那种3个文件的网表，没有办法比较吗？
也就是每次比较，都需要用orcad通过other方式来重新生成一个other的网表？

8 ~7 n6 Y7 Z  ~6 I- {+ s, V) ^有兴趣的话你可以试一下。如果有更好的方法也可以分享一下。

[ 本帖最后由 deargds 于 2008-6-20 14:19 编辑 ]

towner

现在有人要去抢机器去干的事情了...
我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?

rjc

谢谢分享~~

teky

首先得感谢LZ，但是我一直很纳闷，为什么需要比较不同的网表呢，什么情况下会需要你比较呢，我 怎么从来没遇到过这种场合啊，哈

deargds

Original posted by towner at 2008-6-27 09:51
# L/ S9 n3 C" p' J现在有人要去抢机器去干的事情了...
7 I7 w) g. |  w我就是不明白为啥机器能够记忆的事情为啥人们总是希望插一脚呢,难道的你几记性比只认识01的电脑还要好?

8 p: d, I" z! z8 `* M3 Z0 y: j8 v网表比较一般是HW或者其它部门需要的，需要确认线路更新，所以需要提供这种差异报告，这里也是使用Allegro本身的方法。
$ l( L  Y: v1 N8 R
[ Last edited by deargds at 2008-6-28 11:40 ]

lihongfei_sky

虽然回答有些晚但是正好看见了，也正好用到了，我说想问题下，如果用protel生成得tensit的文档是不是之间改一下后缀就可以了，可是我的怎么导入了，这么长时间也没导入不知道是什么原因

lihongfei_sky

晕，差了10万多里了，是telesis文件

lihongfei_sky

自问自答，这几天实在是心烦就弄allegro也不大熟练，所以没少问别人，今天就对我说的desgin compare的问题自己回答一下，由于是protel转过来的telesis文件，转换了很多格式都不支持，所以我有用orcad试了一下，发现最后得$End,不一致，就改了过来，呵呵 ，如后再把一些没有命名封装的元件随便写个封装，就差不多了可以导入了，因为是NG，元件所以不用封装

btgcht

为什么我点下比较去，什么都没发生呢？

lindawang117

通常在完成pcb设计之后，需要和RD确认网表的正确性。我是使用一个小软件对比后生成的.err文件看是否有问题的

lx_1003

楼上的小软件叫什么名字，能共享一下吗，谢谢，我的邮箱：lx_1003@163.com